JPH04105730U - 逐次比較形ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 各ビットに対応するコンパレータの判定信号
を次位ビットに該当するコンパレータにその基準信号と
してフィードバックすることにより、高速変換が可能な
逐次比較形Ａ／Ｄ変換装置を得る。 【構成】 アナログデータと基準信号を入力としてその
比較判定信号を該当するビット信号とするコンパレータ
を複数個設け、上位ビットのコンパレータから次の下位
ビットのコンパレータに基準信号をフィードバックす
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はアナログ／ディジタル変換装置に係り、特にアナログデータを逐次比 較して高速にディジタルデータに変換可能な逐次比較形Ａ／Ｄ変換装置に関する 。

【０００２】

【従来の技術】

逐次比較形ＡＤ変換器は、中位速度の高精度変換回路として一般的に使用され ている。図４にその基本回路構成を示す。

【０００３】 図４において１はアナログデータを入力とするコンパレータ、２はロジック回 路からなる制御回路、３はクロック発生器、４はレジスタ、５はＤＡ変換回路で ある。

【０００４】 アナログ入力はコンパレータ１に入り、ＤＡ変換器５の出力と比較される。変 換が開始されるとまずレジスタ４がリセットされた後、クロックにしたがってレ ジスタ４の最上位桁に１を立てる。レジスタ出力はＤＡ変換器５に加えられ、ア ナログ信号に変換された出力はコンパレータ１でアナログ入力値と比較される。 アナログ入力が大きければ、コンパレータ１からは変換成立の信号が出て、最上 位桁の１は確定し次の桁の変換に進む。アナログ入力が小さければ変換失敗の信 号が出て、最上位桁は０に戻され次の桁に進む。次のクロックでは、前に得た最 上位桁の結果と第２桁を１にしたレジスタ出力をＤＡ変換器５に加え、再びコン パレータ１でアナログ入力と比較する。前と同様にアナログ入力が大きければ第 ２桁を１とし、小さければ０とする。以下同様にしてレジスタ４の最下位桁まで 確定すると変換が終了する。ディジタル出力はレジスタから取り出される。逐次 比較形のレジスタを可逆カウンタにして、計数動作に対応して増加するＤＡ変換 出力とアナログ入力を比較する方式が追従比較形である。変換が開始されるとカ ウンタが動作し、カウンタの内容が順次増加していく。カウンタ出力はＤＡ変換 されコンパレータ１に加えられる。ＤＡ変換出力がアナログ入力より大きくなる までは、カウンタが加算する方向に動作して増加していくが、アナログ入力より 大きくなると減算方向に動作する。したがって、最終的には１ＬＳＢ（１最下位 ビット）の間を増減することになり、これが平衡状態になる。

【０００５】

【考案が解決しようとする課題】

上記従来の逐次比較形Ａ／Ｄコンバータでは、変換時間が次式の関係がある。 （コンパレータの伝搬時間＋ロジックの時間＋ＤＡコンバータの変換時間） ×ｎビット＝変換時間 …………（１） しかるに、逐次比較形変換ではＭＢＳ（最上位ビット）ずつ比較する事でＡ／ Ｄ変換するため、ビット数だけ変換時間が必要となり、その変換時間が長くなっ ていた。

【０００６】 本考案は上述の問題点に鑑みてなされたもので、その目的は上位ビットを決定 するコンパレータの出力信号を次段のコンパレータの基準電圧として順次ビット を決めることにより、高速にＡ／Ｄ変換が可能な逐次比較形Ａ／Ｄ変換装置を提 供することである。

【０００７】

【課題を解決するための手段】

本考案は上述の目的を達成するために、アナログデータと基準信号と比較して 判定信号を当該ビット信号として出力するコンパレータを各ビット毎に備え、該 当するビットに対応するコンパレータの判定信号を次位ビットに対応するコンパ レータに基準信号としてフィードバックすることを特徴とする。

【０００８】

【作用】

最上位ビットに対応するコンパレータの出力信号は、当該最上位ビットとして 出力されると共に次位ビットに対応するコンパレータの基準信号としてフィード バックされ、これにより当該次位のビットが決まる。順次同様の操作を繰り返す ことによりアナログ値をディジタル化する。

【０００９】

【実施例】

以下に本考案の実施例を図１から図３を参照しながら説明する。

【００１０】 図１は本考案の実施例による逐次比較形Ａ／Ｄ変換装置を示すもので、１ａは アナログデータと基準電圧Ｖ_R1を入力とするコンパレータ、５ａはコンパレータ １ａの出力信号を入力とするアナログ／ディジタル（Ａ／Ｄ）変換器（ＤＡ１） 、１ｂはアナログデータとＡ／Ｄ変換器５ａの出力信号を基準電圧信号Ｖ_R2とし て入力とするコンパレータである。Ａ／Ｄ変換器５ｂの出力信号は、同様にして 、次段のコンパレータ（図示せず）の基準電圧信号として入力され、このコンパ レータには同様にしてアナログデータが入力される。

【００１１】 １（ｎ−１）はアナログデータと前段のＡ／Ｄ変換器（図示せず）の出力信号 を基準電圧信号Ｖ_R(n-1)として入力とするコンパレータ、５（ｎ−１）はコンパ レータ１（ｎ−１）の出力信号と前段のコンパレータ（図示せず）の出力信号を 入力とするＡ／Ｄ変換器、１ｎはアナログデータとＤＡ変換器５（ｎ−１）の出 力信号を入力とするコンパレータである。

【００１２】 図１の逐次比較形Ａ／Ｄコンバータによれば、コンパレータ１ａはアナログデ ータと基準電圧信号Ｖ_R1を比較してディジタルデータ信号を出力する。Ｄ／Ａ変 換器５ａはコンパレータ１ａからのディジタル信号をアナログ信号に変換し、こ のアナログ信号を基準電圧信号Ｖ_R2としてコンパレータ１ｂに入力する。コンパ レータ１ｂはアナログデータを基準電圧信号Ｖ_R2と比較してディジタル信号を出 力する。Ａ／Ｄ変換器５ｂはそのアナログデータ信号を次段のコンパレータに基 準電圧信号として入力する。同様にして、コンパレータ１（ｎ−１）はアナログ データ信号前段のＤ／Ａ変換器のアナログデータ出力信号を比較してディジタル 信号を出力し、Ｄ／Ａ変換器５(ｎ−１）はコンパレータ１ｎに基準電圧信号Ｖ_{R n} としてアナログ信号を入力する。

【００１３】 コンパレータ１ａ，１ｂ，……１(ｎ−１)，１ｎはそれぞれ最上位ビット（Ｍ ＳＢ）から最下位ビット（ＬＳＢ）に対応する。コンパレータ１ａはＭＳＢを決 定し、コンパレータ１ｎはＬＳＢを決定する。

【００１４】 コンパレータ１ａと１ｂの入出力特性は図２に示す関係になり、ＤＡ１とＤＡ ２の入出力関係は表１のようになる。以下同様に繰り返してＬＳＢまで決定され る。

【００１５】

【表１】

【００１６】 いま、入力電圧が３．５Ｖの場合を考えると、コンパレータ１ａにおいてオフ セット電圧によりスレッシュホールド電圧が２．５Ｖとなり、ＭＳＢは「１」が 出力される。ＭＳＢが「１」であるから、コンパレータ１ｂのスレッシュホール ド電圧は３．７５Ｖとなり、入力は３．５Ｖであるため「０」が出力され、同様 の操作によりＬＳＢが出力される。

【００１７】 このように自動的に比較が行われるので、従来のものの様なロジックによる制 御が不要となり、変換時間は次式に示すようになり、高速処理ができる。

【００１８】 （コンパレータの変換時間＋Ｄ／Ａコンバータの変換時間）×ｎビット ＝変換時間 …………（２） 図３は本考案の他の実施例による逐次比較形Ａ／Ｄコンバータを示すもので、 １ａ，１ｂ，…，１ｎはコンパレータ、６ａ，６ｂ，…，６ｎはオペアンプ、７ ａ，７ｂ，…はトランジスタ、８ａ，８ｂ，８ｃ，…は逆流阻止用ダイオード、 ９は帰還抵抗、１０ａ〜１０ｎはノード抵抗である。

【００１９】 図３の装置において、コンパレータ１ａはアナログデータと基準電圧信号Ｖ_R1 を比較してディジタル出力信号を発する。トランジスタ７ａはコンパレータ１ａ の出力信号に応じてオン，オフし、後段のオペアンプ６ａ〜６ｎに電圧信号を供 給する。オペアンプ６ａはトランジスタ７ａからの電圧信号ｖ₁ を入力としてコ ンパレータ１ｂに基準電圧信号Ｖ_R2を入力する。コンパレータ１ｂはアナログデ ータと基準電圧Ｖ_R2を比較してディジタル信号を出力する。トランジスタ７ｂは コンパレータ１ｂの出力信号に応じてオン，オフし、その電圧信号を出力する。 したがって、オペアンプ６ｂにはトランジスタ７ａと７ｂの電圧信号を加えた 基準電圧信号ｖ₂ が入力される。これにより、オペアンプ６ｂは後段のコンパレ ータに基準電圧信号を入力し、同様な動作が行われる。

【００２０】 さらに、オペアンプ６ｎには前段の各トランジスタの電圧信号の和になる基準 電圧信号Ｖ_n が入力され、これによりオペアンプ６ｎはコンパレータ１ｎに基準 電圧信号Ｖ_Rnを入力する。コンパレータ１ｎはアナログデータと基準電圧信号Ｖ _Rn を比較してディジタル信号を出力する。かくして、トランジスタ７ａ，７ｂに より各ビットに対応した重みを各オペアンプに入力することにより各コンパレー タの基準電圧を制御する。コンパレータ１ａの出力信号はＭＳＢとなり、コンパ レータ１ｂの出力信号はＭＳＢ−１、コンパレータ６ｎの出力信号はＬＳＢにな る。

【００２１】 上記各実施例によれば、ロジック回路を用いてないので、上述の(１)式と（２ )式から明らかなように、各ビットについてロジックの変換時間分を省略できて 、変換時間が短くなる。

【００２２】

【考案の効果】

本考案は以上の如くであって、各ビットを決める比較器の判定信号を当該ビッ トとすると共にその判定信号を次段の下位のコンパレータの基準電圧信号として 直接フィードバックすることでアナログ値をディジタル化するものであるから、 高速変換が可能な逐次比較形Ａ／Ｄ変換装置が得られる。

【図面の簡単な説明】

【図１】本考案の実施例による逐次比較形Ａ／Ｄ変換装
置のブロック図。

【図２】図１の変換装置のコンパレータの出力波形図。

【図３】本考案の他の実施例による逐次比較形Ａ／Ｄ変
換装置のブロック図。

【図４】従来の逐次比較形Ａ／Ｄ変換装置のブロック
図。

【符号の説明】

１ａ〜１ｎ…コンパレータ ５ａ〜５ｎ…Ｄ／Ａ変換器 ６ａ〜６ｎ…オペアンプ ７ａ，７ｂ…トランジスタ ８ａ〜８ｃ…ダイオード ９…抵抗 １０ａ〜１０ｎ…ノード抵抗

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アナログデータと基準信号と比較して判
   定信号を当該ビット信号として出力するコンパレータを
   各ビット毎に備え、該当するビットに対応するコンパレ
   ータの判定信号を次位ビットに対応するコンパレータに
   基準信号としてフィードバックすることを特徴とする逐
   次比較形Ａ／Ｄ変換装置。