JPH0410620A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0410620A JPH0410620A JP11473690A JP11473690A JPH0410620A JP H0410620 A JPH0410620 A JP H0410620A JP 11473690 A JP11473690 A JP 11473690A JP 11473690 A JP11473690 A JP 11473690A JP H0410620 A JPH0410620 A JP H0410620A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline
- semiconductor device
- etching
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、いわゆ
るベリッドコンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ
）を用いる半導体装置の製造方法に関するものである。
るベリッドコンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ
）を用いる半導体装置の製造方法に関するものである。
（発明の概要〕
本発明は、半導体装置の製造方法において、その表面に
素子間分離用絶縁膜及びゲート絶縁膜が選択的に形成さ
れ、素子間分離用絶縁膜とゲート絶縁膜との間にベリッ
ドコンタクト部が形成された半導体基板上に第１の導体
膜を形成し、第１の導体膜上に少なくともゲート絶縁膜
と重なるようにエツチングストッパー膜を形成し、第２
の導体膜を形成し、第１の導体膜及び第２の導体膜をパ
ターニングすることによりゲート電極を形成するように
することによって、ゲート電極を形成するためのエツチ
ング時に、ベリッドコンタクト部に露出した半導体基板
がエツチングされるのを防止することができるようにし
たものである。
素子間分離用絶縁膜及びゲート絶縁膜が選択的に形成さ
れ、素子間分離用絶縁膜とゲート絶縁膜との間にベリッ
ドコンタクト部が形成された半導体基板上に第１の導体
膜を形成し、第１の導体膜上に少なくともゲート絶縁膜
と重なるようにエツチングストッパー膜を形成し、第２
の導体膜を形成し、第１の導体膜及び第２の導体膜をパ
ターニングすることによりゲート電極を形成するように
することによって、ゲート電極を形成するためのエツチ
ング時に、ベリッドコンタクト部に露出した半導体基板
がエツチングされるのを防止することができるようにし
たものである。
ベリッドコンタクトは、例えばＭＯＳスタティックＲＡ
Ｍなどにおいてゲート電極を半導体基板中に形成された
拡散層にコンタクトさせる場合に用いられている。この
ベリッドコンタクトを用いる従来の半導体装置の製造方
法を第５図を参照して説明すると次の通りである。すな
わち、第５図に示すように、まず例えばｐ型のシリコン
（Ｓｉ）基板１０１の表面に素子間分離用のフィールド
５ｉ０２ （二酸化シリコン）膜１０２を形成した後
、このフィールドＳｉＯ□膜１０２で囲まれた活性領域
の表面にゲー）ＳｉＯ□膜１０３を形成する。次に、ゲ
ートＳｉＯ□膜１０３の一部をエツチング除去してベリ
ッドコンタクト用のコンタクトホールＢＣ′を形成する
。次に、全面に多結晶Ｓｉ膜１０４及びタングステンシ
リサイド（ＷＳｉＸ）膜１０５を形成した後、これらの
Ｗ Ｓ ｉ、膜１０５及び多結晶Ｓｉ膜１０４を反応性
イオンエツチング（ＲＩＥ）法により基板表面と垂直方
向にエツチングする。これによって、所定形状にパター
ニングされた多結晶Ｓｉ膜１０４及びＷ Ｓ ｉＸ膜１
０５から成るポリサイド構造のゲート電極Ｇ′が形成さ
れる。
Ｍなどにおいてゲート電極を半導体基板中に形成された
拡散層にコンタクトさせる場合に用いられている。この
ベリッドコンタクトを用いる従来の半導体装置の製造方
法を第５図を参照して説明すると次の通りである。すな
わち、第５図に示すように、まず例えばｐ型のシリコン
（Ｓｉ）基板１０１の表面に素子間分離用のフィールド
５ｉ０２ （二酸化シリコン）膜１０２を形成した後
、このフィールドＳｉＯ□膜１０２で囲まれた活性領域
の表面にゲー）ＳｉＯ□膜１０３を形成する。次に、ゲ
ートＳｉＯ□膜１０３の一部をエツチング除去してベリ
ッドコンタクト用のコンタクトホールＢＣ′を形成する
。次に、全面に多結晶Ｓｉ膜１０４及びタングステンシ
リサイド（ＷＳｉＸ）膜１０５を形成した後、これらの
Ｗ Ｓ ｉ、膜１０５及び多結晶Ｓｉ膜１０４を反応性
イオンエツチング（ＲＩＥ）法により基板表面と垂直方
向にエツチングする。これによって、所定形状にパター
ニングされた多結晶Ｓｉ膜１０４及びＷ Ｓ ｉＸ膜１
０５から成るポリサイド構造のゲート電極Ｇ′が形成さ
れる。
なお、特開昭６２−３７９６７号公報には、多結晶Ｓｉ
膜により形成されるゲート電極のベリッドコンタクトを
とる場合に、ベリッドコンタクト用のコンタクトホール
の形成部以外の部分のゲート絶縁膜の表面をあらかじめ
多結晶Ｓｉ膜で覆っておくことにより、ベリッドコンタ
クト用のコンタクトホールを形成するためのエツチング
時にゲート絶縁膜がライトエツチングされるのを防止す
る技術が開示されている。
膜により形成されるゲート電極のベリッドコンタクトを
とる場合に、ベリッドコンタクト用のコンタクトホール
の形成部以外の部分のゲート絶縁膜の表面をあらかじめ
多結晶Ｓｉ膜で覆っておくことにより、ベリッドコンタ
クト用のコンタクトホールを形成するためのエツチング
時にゲート絶縁膜がライトエツチングされるのを防止す
る技術が開示されている。
上述の従来の半導体装置の製造方法においては、第５図
に示すように、ゲート電極を形成するためにＷ Ｓ ｉ
Ｘ膜１０５及び多結晶Ｓｉ膜１０４をＲＩＥ法によりエ
ツチングする際に、ベリッドコンタクト用のコンタクト
ホールＢＣ′内に露出したｐ型Ｓｉ基板１０１がエツチ
ングされ、この部分に溝１０６が形成されてしまう。こ
のように溝１０６が形成されると、後の工程でこの部分
に形成される拡散層の接合リークが発生したり、眉間絶
縁膜を形成した場合にこの溝１０６の部分にボイドが発
生したりするなど、不良発生の原因となる。
に示すように、ゲート電極を形成するためにＷ Ｓ ｉ
Ｘ膜１０５及び多結晶Ｓｉ膜１０４をＲＩＥ法によりエ
ツチングする際に、ベリッドコンタクト用のコンタクト
ホールＢＣ′内に露出したｐ型Ｓｉ基板１０１がエツチ
ングされ、この部分に溝１０６が形成されてしまう。こ
のように溝１０６が形成されると、後の工程でこの部分
に形成される拡散層の接合リークが発生したり、眉間絶
縁膜を形成した場合にこの溝１０６の部分にボイドが発
生したりするなど、不良発生の原因となる。
従って本発明の目的は、ゲート電極を形成するためのエ
ツチング時に、ベリッドコンタクト部に露出した半導体
基板がエツチングされるのを防止することができる半導
体装置の製造方法を提供することにある。
ツチング時に、ベリッドコンタクト部に露出した半導体
基板がエツチングされるのを防止することができる半導
体装置の製造方法を提供することにある。
上記目的を達成するために、本発明は、半導体装置の製
造方法において、その表面に素子間分離用絶縁膜（２）
及びゲート絶縁膜（３）が選択的に形成され、素子間分
離用絶縁膜（２）とゲート絶縁膜（３）との間にベリッ
ドコンタクト部が形成された半導体基板（１）上に第１
の導体膜（５）を形成し、第１の導体膜（５）上に少な
くともゲート絶縁膜（３）と重なるようにエツチングス
トッパー膜（６）を形成し、第２の導体膜（８，９）を
形成し、第１の導体膜（５）及び第２の導体膜（８，９
）をバターニングすることによりゲート電極（Ｃ，、、
ＣＺ ）を形成するようにしている。
造方法において、その表面に素子間分離用絶縁膜（２）
及びゲート絶縁膜（３）が選択的に形成され、素子間分
離用絶縁膜（２）とゲート絶縁膜（３）との間にベリッ
ドコンタクト部が形成された半導体基板（１）上に第１
の導体膜（５）を形成し、第１の導体膜（５）上に少な
くともゲート絶縁膜（３）と重なるようにエツチングス
トッパー膜（６）を形成し、第２の導体膜（８，９）を
形成し、第１の導体膜（５）及び第２の導体膜（８，９
）をバターニングすることによりゲート電極（Ｃ，、、
ＣＺ ）を形成するようにしている。
上述のように構成された本発明の半導体装置の製造方法
によれば、ゲート電極を形成するために第１の導体膜（
５）及び第２の導体膜（８，９）をエツチングする際に
は、エツチングストッパー膜（６）が露出した時点でエ
ツチングが停止する。
によれば、ゲート電極を形成するために第１の導体膜（
５）及び第２の導体膜（８，９）をエツチングする際に
は、エツチングストッパー膜（６）が露出した時点でエ
ツチングが停止する。
これによって、ゲート電極を形成するためのエツチング
時に、ベリッドコンタクト部に露出した半導体基板（１
）がエツチングされるのを防止することができる。
時に、ベリッドコンタクト部に露出した半導体基板（１
）がエツチングされるのを防止することができる。
以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の全図において、同一の部分には同
一の符号を付す。
する。なお、実施例の全図において、同一の部分には同
一の符号を付す。
第１図Ａ〜第１図りは本発明の第１実施例によるＭＯ３
ＬＳＩの製造方法を示す。
ＬＳＩの製造方法を示す。
この第１実施例においては、第１図Ａに示すように、ま
ず例えばｐ型Ｓｉ基板１の表面に熱酸化法によりフィー
ルドＳｉｎ、膜２を形成して素子間分離を行った後、こ
のフィールド５ｉＣ）２膜２で囲まれた活性領域の表面
に熱酸化法によりゲー）ＳｉＯ□膜３を形成する。次に
、ベリッドコンタクト部に対応する部分が開口した所定
形状のレジストパターン４をリソグラフィーにより形成
した後、このレジストパターン４をマスクとしてゲート
ＳｉＯ□膜３及びフィールドＳｉ０ｇ膜２をエツチング
する。
ず例えばｐ型Ｓｉ基板１の表面に熱酸化法によりフィー
ルドＳｉｎ、膜２を形成して素子間分離を行った後、こ
のフィールド５ｉＣ）２膜２で囲まれた活性領域の表面
に熱酸化法によりゲー）ＳｉＯ□膜３を形成する。次に
、ベリッドコンタクト部に対応する部分が開口した所定
形状のレジストパターン４をリソグラフィーにより形成
した後、このレジストパターン４をマスクとしてゲート
ＳｉＯ□膜３及びフィールドＳｉ０ｇ膜２をエツチング
する。
これによって、ベリッドコンタクト用のコンタクトホー
ルＢＣが形成される。
ルＢＣが形成される。
次に、レジストパターン４を除去した後、第１図Ｂに示
すように、ＣＶＤ法により全面に例えば多結晶Ｓｉ膜５
を形成した後、この多結晶Ｓｉ膜５に例えばリン（Ｐ）
のような不純物を熱拡散法やイオン注入法などによりド
ープして低抵抗化する。
すように、ＣＶＤ法により全面に例えば多結晶Ｓｉ膜５
を形成した後、この多結晶Ｓｉ膜５に例えばリン（Ｐ）
のような不純物を熱拡散法やイオン注入法などによりド
ープして低抵抗化する。
次に、この多結晶Ｓｉ膜５の表面に例えば熱酸化法によ
りエツチングストッパー膜としての５ｉＣ）２膜６を形
成する。この後、ベリッドコンタクト部の表面を完全に
覆うようにこのＳｉＯ□膜６上に所定形状のレジストパ
ターン７を形成する。
りエツチングストッパー膜としての５ｉＣ）２膜６を形
成する。この後、ベリッドコンタクト部の表面を完全に
覆うようにこのＳｉＯ□膜６上に所定形状のレジストパ
ターン７を形成する。
次に、このレジストパターン７をマスクとしてＳｉｎｇ
膜６をエツチングして、第１図Ｃに示すように、このＳ
ｉｎｇ膜６をベリッドコンタクト用のコンタクトホール
ＢＣの部分及びその近傍の部分にゲート５ｉ０２膜５と
重なるように残す。次に、ＣＶＤ法により全面に例えば
多結晶Ｓｉ膜８を形成し、この多結晶Ｓｉ膜８に例えば
Ｐのような不純物を熱拡散法やイオン注入法などにより
ドープして低抵抗化した後、例えば同じ＜ ＣＶＤ法に
よりこの多結晶Ｓｔ膜膜上上例えばＷ Ｓ ｉＸ膜９を
形成する。
膜６をエツチングして、第１図Ｃに示すように、このＳ
ｉｎｇ膜６をベリッドコンタクト用のコンタクトホール
ＢＣの部分及びその近傍の部分にゲート５ｉ０２膜５と
重なるように残す。次に、ＣＶＤ法により全面に例えば
多結晶Ｓｉ膜８を形成し、この多結晶Ｓｉ膜８に例えば
Ｐのような不純物を熱拡散法やイオン注入法などにより
ドープして低抵抗化した後、例えば同じ＜ ＣＶＤ法に
よりこの多結晶Ｓｔ膜膜上上例えばＷ Ｓ ｉＸ膜９を
形成する。
なお、このＷ Ｓ ｉＸ膜９の代わりに、他の高融点金
属シリサイド膜を用いることも可能である。この後、Ｗ
ＳｉＸ膜９上にゲート電極形成用のレジストパターン１
０を形成する。
属シリサイド膜を用いることも可能である。この後、Ｗ
ＳｉＸ膜９上にゲート電極形成用のレジストパターン１
０を形成する。
次に、このレジストパターン１０をマスクとしてＷＳｉ
Ｘ膜８及び多結晶Ｓｉ膜８．５をＲＩＥ法により順次エ
ツチングした後、レジストパターン１０を除去する。こ
れによって、第１図りに示すように、ＷＳｉＸ膜８及び
多結晶Ｓｉ膜８．５から成るポリサイド構造のゲート電
極Ｇ、、Ｇ、が形成される。この場合、このＲＩＥ法に
よるエツチング時には、エツチングストッパー膜として
のＳｉＯ□膜６及びゲー）ＳｉＯ□膜３が露出した時点
でエツチングが停止する。従って、このＲＩＥ法による
エツチング時にｐ型Ｓｔ基板ｌがエツチングされるおそ
れは全くない。
Ｘ膜８及び多結晶Ｓｉ膜８．５をＲＩＥ法により順次エ
ツチングした後、レジストパターン１０を除去する。こ
れによって、第１図りに示すように、ＷＳｉＸ膜８及び
多結晶Ｓｉ膜８．５から成るポリサイド構造のゲート電
極Ｇ、、Ｇ、が形成される。この場合、このＲＩＥ法に
よるエツチング時には、エツチングストッパー膜として
のＳｉＯ□膜６及びゲー）ＳｉＯ□膜３が露出した時点
でエツチングが停止する。従って、このＲＩＥ法による
エツチング時にｐ型Ｓｔ基板ｌがエツチングされるおそ
れは全くない。
次に、ゲート電極Ｇ＋ 、 Ｇ２をマスクとして例えば
ヒ素（Ａｓ）のようなｎ型不純物をｐ型Ｓｉ基板１中に
高濃度にイオン注入する。この後、注入不純物の電気的
活性化のための熱処理を行う。これによって、ソース領
域またはドレイン領域を構成する例えばｎ１型の拡散層
１１．１２がゲート電極Ｇ２に対して自己整合的に形成
される。
ヒ素（Ａｓ）のようなｎ型不純物をｐ型Ｓｉ基板１中に
高濃度にイオン注入する。この後、注入不純物の電気的
活性化のための熱処理を行う。これによって、ソース領
域またはドレイン領域を構成する例えばｎ１型の拡散層
１１．１２がゲート電極Ｇ２に対して自己整合的に形成
される。
以上のように、この第１実施例によれば、ベリッドコン
タクト用のコンタクトホールＢＣの部分及びその近傍の
部分の多結晶Ｓｉ膜膜上上エツチングストッパー膜とし
てのＳｉＯ□膜６をゲートＳｉＯ□膜５と重なるように
あらかじめ形成しているので、ゲート電極Ｇ＋ 、Ｇｚ
を形成するためのＲＩＥ法によるエツチング時に、ベリ
ッドコンタクト用のコンタクトホールＢＣ内に露出した
ｐ型Ｓｉ基板１がエツチングされて溝が形成されるおそ
れは全くなくなる。
タクト用のコンタクトホールＢＣの部分及びその近傍の
部分の多結晶Ｓｉ膜膜上上エツチングストッパー膜とし
てのＳｉＯ□膜６をゲートＳｉＯ□膜５と重なるように
あらかじめ形成しているので、ゲート電極Ｇ＋ 、Ｇｚ
を形成するためのＲＩＥ法によるエツチング時に、ベリ
ッドコンタクト用のコンタクトホールＢＣ内に露出した
ｐ型Ｓｉ基板１がエツチングされて溝が形成されるおそ
れは全くなくなる。
第２図Ａ及び第２図Ａは本発明の第２実施例によるＭＯ
３ＬＳＩの製造方法を示す。
３ＬＳＩの製造方法を示す。
この第２実施例においては、第２図Ａに示すように、第
１実施例と同様にして多結晶Ｓｉ膜５まで形成した後、
この多結晶Ｓｔ膜膜上上ＣＶＤ法により耐酸化膜として
のＳｉ３Ｎ４膜１３を形成する。
１実施例と同様にして多結晶Ｓｉ膜５まで形成した後、
この多結晶Ｓｔ膜膜上上ＣＶＤ法により耐酸化膜として
のＳｉ３Ｎ４膜１３を形成する。
この後、このＳｉ３Ｎ４膜１３上にベリッドコンタクト
部に対応する部分が開口した所定形状のレジストパター
ン１４を形成する。
部に対応する部分が開口した所定形状のレジストパター
ン１４を形成する。
次に、このレジストパターン１４をマスクとして５ｉ３
Ｎａ膜１３をエツチングすることによりヘリラドコンタ
クト部のＳｉ３Ｎ４膜１３を除去した後、レジストパタ
ーン１４を除去する。この後、Ｓｉ３Ｎ４膜１３で覆わ
れていない部分の多結晶Ｓｉ膜５を熱酸化して、第２図
Ｂに示すように、エツチングストッパー膜としてのＳｉ
ｎｇ膜６を形成する。
Ｎａ膜１３をエツチングすることによりヘリラドコンタ
クト部のＳｉ３Ｎ４膜１３を除去した後、レジストパタ
ーン１４を除去する。この後、Ｓｉ３Ｎ４膜１３で覆わ
れていない部分の多結晶Ｓｉ膜５を熱酸化して、第２図
Ｂに示すように、エツチングストッパー膜としてのＳｉ
ｎｇ膜６を形成する。
次に、５ｉ３Ｎａ膜１３をエツチング除去した後、第１
実施例における多結晶Ｓｉ膜８の形成以降の工程と同様
に工程を進めて、目的とするＭＯ３ＬＳ■を完成させる
。
実施例における多結晶Ｓｉ膜８の形成以降の工程と同様
に工程を進めて、目的とするＭＯ３ＬＳ■を完成させる
。
以上のように、この第２実施例によれば、第１実施例と
同様に、ベリッドコンタクト用のコンタクトホールＢＣ
の部分及びその近傍の部分の多結晶Ｓｔ膜５上にエツチ
ングストッパー膜としてのＳｔＯ□膜６をゲートＳｉＯ
□膜５と重なるようにあらかじめ形成しているので、ゲ
ート電極Ｇ、、Ｇ２を形成するためのＲＩＥ法によるエ
ツチング時に、ベリッドコンタクト用のコンタクトホー
ル形成用に露出したｐ型Ｓｉ基板１がエツチングされて
溝が形成されるおそれは全くない。
同様に、ベリッドコンタクト用のコンタクトホールＢＣ
の部分及びその近傍の部分の多結晶Ｓｔ膜５上にエツチ
ングストッパー膜としてのＳｔＯ□膜６をゲートＳｉＯ
□膜５と重なるようにあらかじめ形成しているので、ゲ
ート電極Ｇ、、Ｇ２を形成するためのＲＩＥ法によるエ
ツチング時に、ベリッドコンタクト用のコンタクトホー
ル形成用に露出したｐ型Ｓｉ基板１がエツチングされて
溝が形成されるおそれは全くない。
上述の第１実施例及び第２実施例による方法は、例えば
ＭＯＳスタティックＲＡＭにおいてＭＯＳトランジスタ
のゲート電極のベリッドコンタクトをとる場合に適用し
て好適なものである。
ＭＯＳスタティックＲＡＭにおいてＭＯＳトランジスタ
のゲート電極のベリッドコンタクトをとる場合に適用し
て好適なものである。
ところで、半導体装置においては、例えばｎ＋型の拡散
層とｐウェルとにア、ルミニウム（ＡＩ）配線を同時に
コンタクトさせる場合がある。具体的には、例えばｎ＋
型の拡散層とｐウェルとをともに接地電位に固定するよ
うな場合である。このような場合、従来は、Ａ１配線を
ｎ゛型の拡散層にコンタクトさせるためのコンタクトホ
ールと、へ１配腺をｐウェルにコンタクトさせるための
コンタクトホールとを別々に形成していた。このため、
その分だけコンタクト部の面積は大きくならざるを得な
かった。そこで、次にこの問題を解決することができる
方法について第３図Ａ〜第３図りを参照しながら説明す
る。
層とｐウェルとにア、ルミニウム（ＡＩ）配線を同時に
コンタクトさせる場合がある。具体的には、例えばｎ＋
型の拡散層とｐウェルとをともに接地電位に固定するよ
うな場合である。このような場合、従来は、Ａ１配線を
ｎ゛型の拡散層にコンタクトさせるためのコンタクトホ
ールと、へ１配腺をｐウェルにコンタクトさせるための
コンタクトホールとを別々に形成していた。このため、
その分だけコンタクト部の面積は大きくならざるを得な
かった。そこで、次にこの問題を解決することができる
方法について第３図Ａ〜第３図りを参照しながら説明す
る。
すなわち、この例では、第３図Ａに示すように、まず例
えばｎ型のＳｉ基板２１中にＰウェル２２を形成した後
、このｐウェル２２の表面に素子間分離用のフィールド
５ｉＯｚ膜２３を形成し、さらにこのフィールド５ｉＯ
ｚ膜２３で囲まれた活性領域中に例えばｎ１型の拡散層
２４を形成する。
えばｎ型のＳｉ基板２１中にＰウェル２２を形成した後
、このｐウェル２２の表面に素子間分離用のフィールド
５ｉＯｚ膜２３を形成し、さらにこのフィールド５ｉＯ
ｚ膜２３で囲まれた活性領域中に例えばｎ１型の拡散層
２４を形成する。
次に、第３図Ｂに示すように、全面に層間絶縁膜２５を
形成した後、この層間絶縁膜２５上にコンタクトホール
形成用のレジストパターン２６をリソグラフィーにより
形成する。
形成した後、この層間絶縁膜２５上にコンタクトホール
形成用のレジストパターン２６をリソグラフィーにより
形成する。
次に、このレジストパターン２６をマスクとして層間絶
縁膜２５及びＰウェル２２を例えばＲＩＥ法により基板
表面と垂直方向にエツチングする。
縁膜２５及びＰウェル２２を例えばＲＩＥ法により基板
表面と垂直方向にエツチングする。
これによって、第３図Ｃに示すように、ｐウェル２２内
に達するコンタクトホールＣが形成される。
に達するコンタクトホールＣが形成される。
次に、このコンタクトホールＣを通じてｐウェル２２中
に例えばホウ素（Ｂ）のようなｐ型不純物を高濃度にイ
オン注入する。これによって、このコンタクトホールＣ
の底部のｐウェル２２中に例えばｐ＋型の拡散層２７が
形成される。
に例えばホウ素（Ｂ）のようなｐ型不純物を高濃度にイ
オン注入する。これによって、このコンタクトホールＣ
の底部のｐウェル２２中に例えばｐ＋型の拡散層２７が
形成される。
次に、レジストパターン２６を除去した後、例えばスパ
ッタ法により全面にへ１膜を形成し、このへ１膜をエツ
チングにより所定形状にパターニングして、第３図りに
示すように、ＡＩ配線２８を形成する。この場合、この
旧配線２８は、コンタクトホールＣの側壁部でｎ力型の
拡散層２４にコンタクトしていると同時に、このコンタ
クトホールＣの底部でｐ″″型の拡散層２７にコンタク
トしている。この状態の平面図を第４図に示す。第３図
りは第４図の■−■線に沿っての断面図である。
ッタ法により全面にへ１膜を形成し、このへ１膜をエツ
チングにより所定形状にパターニングして、第３図りに
示すように、ＡＩ配線２８を形成する。この場合、この
旧配線２８は、コンタクトホールＣの側壁部でｎ力型の
拡散層２４にコンタクトしていると同時に、このコンタ
クトホールＣの底部でｐ″″型の拡散層２７にコンタク
トしている。この状態の平面図を第４図に示す。第３図
りは第４図の■−■線に沿っての断面図である。
以上のように、この例によれば、一つのコンタクトホー
ルＣだけでＡ１配線２８をｎ＋型の拡散層２４とｐ゛型
の拡散層２７とに同時にコンタクトさせることができる
ので、コンタクト部の面積は従来に比べて半分で済むこ
とになる。これによって、半導体装置を高集積化する上
で有利となる。
ルＣだけでＡ１配線２８をｎ＋型の拡散層２４とｐ゛型
の拡散層２７とに同時にコンタクトさせることができる
ので、コンタクト部の面積は従来に比べて半分で済むこ
とになる。これによって、半導体装置を高集積化する上
で有利となる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の第１実施例及び第２実施例においては、
エツチングストッパー膜としてのＳｉＯ□膜６を熱酸化
法により形成しているが、このＳｉｎｇ膜６は、例えば
ＣＶＤ法により形成することも可能である。さらに、こ
のエツチングスト・ソバ−膜としでは、５ｉ０２膜６以
外のものを用いることも可能である。
エツチングストッパー膜としてのＳｉＯ□膜６を熱酸化
法により形成しているが、このＳｉｎｇ膜６は、例えば
ＣＶＤ法により形成することも可能である。さらに、こ
のエツチングスト・ソバ−膜としでは、５ｉ０２膜６以
外のものを用いることも可能である。
また、上述の第１実施例及び第２実施例においては、ゲ
ート電極Ｇ、、Ｇ２をポリサイド膜により形成する場合
について説明しているが、これらのゲート電極Ｇ、、Ｇ
２を例えば多結晶Ｓｉ膜により形成する場合にも本発明
を適用することが可能である。
ート電極Ｇ、、Ｇ２をポリサイド膜により形成する場合
について説明しているが、これらのゲート電極Ｇ、、Ｇ
２を例えば多結晶Ｓｉ膜により形成する場合にも本発明
を適用することが可能である。
以上説明したように、本発明によれば、第１の導体膜上
に少なくともゲート絶縁膜と重なるようにエツチングス
トッパー膜を形成しているので、ゲート電極を形成する
ためのエツチング時には、このエツチングストッパー膜
が露出した時点でエツチングが停止する。これによって
、ゲート電極を形成するためのエツチング時に、ベリッ
ドコンタクト部に露出した半導体基板がエツチングされ
るのを防止することができる。
に少なくともゲート絶縁膜と重なるようにエツチングス
トッパー膜を形成しているので、ゲート電極を形成する
ためのエツチング時には、このエツチングストッパー膜
が露出した時点でエツチングが停止する。これによって
、ゲート電極を形成するためのエツチング時に、ベリッ
ドコンタクト部に露出した半導体基板がエツチングされ
るのを防止することができる。
第１図Ａ〜第１図りは本発明の第１実施例によるＭＯ３
ＬＳＩの製造方法を工程順に説明するための断面図、第
２図Ａ及び第２図Ｂは本発明の第２実施例によるＭＯ３
ＬＳＩの製造方法を工程順に説明するための断面図、第
３図Ａ〜第３図りはＡＩ配線をｎ゛型の拡散層とｐウェ
ルとに同時にコンタクトさせる方法を工程順に説明する
ための断面図、第４図は第３図りに対応する平面図、第
５図はベリッドコンタクトを用いる従来の半導体装置の
製造方法を説明するための断面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：フィールドＳｉＯ□膜、３：
ゲートＳｉＯ□膜、 ＢＣ：ベリッドコンタクト用の
コンタクトホール、 ６：５ｉＯｚ膜、５．８：多結晶
Ｓｉ膜、 ９ ： ＷＳｉＸ膜、 ＧＩ。 Ｇ２ ：ゲート電極。 代理人 弁理士 杉 浦 正 知 ト 」 目
ＬＳＩの製造方法を工程順に説明するための断面図、第
２図Ａ及び第２図Ｂは本発明の第２実施例によるＭＯ３
ＬＳＩの製造方法を工程順に説明するための断面図、第
３図Ａ〜第３図りはＡＩ配線をｎ゛型の拡散層とｐウェ
ルとに同時にコンタクトさせる方法を工程順に説明する
ための断面図、第４図は第３図りに対応する平面図、第
５図はベリッドコンタクトを用いる従来の半導体装置の
製造方法を説明するための断面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：フィールドＳｉＯ□膜、３：
ゲートＳｉＯ□膜、 ＢＣ：ベリッドコンタクト用の
コンタクトホール、 ６：５ｉＯｚ膜、５．８：多結晶
Ｓｉ膜、 ９ ： ＷＳｉＸ膜、 ＧＩ。 Ｇ２ ：ゲート電極。 代理人 弁理士 杉 浦 正 知 ト 」 目
Claims (2)
- （１）その表面に素子間分離用絶縁膜及びゲート絶縁膜
が選択的に形成され、上記素子間分離用絶縁膜と上記ゲ
ート絶縁膜との間にベリッドコンタクト部が形成された
半導体基板上に第１の導体膜を形成し、 上記第１の導体膜上に少なくとも上記ゲート絶縁膜と重
なるようにエッチングストッパー膜を形成し、 第２の導体膜を形成し、 上記第１の導体膜及び上記第２の導体膜をパターニング
することによりゲート電極を形成するようにしたことを
特徴とする半導体装置の製造方法。 - （２）上記エッチングストッパー膜が二酸化シリコン膜
であることを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473690A JPH0410620A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473690A JPH0410620A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410620A true JPH0410620A (ja) | 1992-01-14 |
Family
ID=14645356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11473690A Pending JPH0410620A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723233B2 (en) | 2002-06-26 | 2010-05-25 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
-
1990
- 1990-04-27 JP JP11473690A patent/JPH0410620A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723233B2 (en) | 2002-06-26 | 2010-05-25 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
| JP2010161397A (ja) * | 2002-06-26 | 2010-07-22 | Semequip Inc | 半導体デバイス及び半導体デバイスの製造方法 |
| US8236675B2 (en) | 2002-06-26 | 2012-08-07 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6806178B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| JPH05243373A (ja) | 集積回路チップの製造方法 | |
| JPH11220130A (ja) | 半導体素子の配線と半導体素子及びその製造方法 | |
| US5521416A (en) | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same | |
| US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
| JP2000514241A (ja) | 自己整合されたコンタクトおよびフィールド絶縁物を伴ったトランジスタおよび該トランジスタのための製造プロセス | |
| US4219925A (en) | Method of manufacturing a device in a silicon wafer | |
| JPH06333944A (ja) | 半導体装置 | |
| US5290728A (en) | Method for producing a semiconductor device | |
| JP2007027348A (ja) | 半導体装置及びその製造方法 | |
| JP3482201B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0410620A (ja) | 半導体装置の製造方法 | |
| JP3186714B2 (ja) | 半導体装置およびその製造方法 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JP3116889B2 (ja) | 半導体装置の製造方法 | |
| JP3104609B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6150398B2 (ja) | ||
| JP3043791B2 (ja) | 半導体装置の製造方法 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| JP3077146B2 (ja) | 半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH08321593A (ja) | リード・オンリ・メモリ装置とその製造方法 | |
| JPH04179239A (ja) | 半導体装置の製造方法 | |
| JPH04348039A (ja) | 半導体装置の製造方法 |