JPH04106789A - Ｓｒａｍ用メモリセル回路 - Google Patents
Ｓｒａｍ用メモリセル回路Info
- Publication number
- JPH04106789A JPH04106789A JP2226333A JP22633390A JPH04106789A JP H04106789 A JPH04106789 A JP H04106789A JP 2226333 A JP2226333 A JP 2226333A JP 22633390 A JP22633390 A JP 22633390A JP H04106789 A JPH04106789 A JP H04106789A
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- JP
- Japan
- Prior art keywords
- memory cell
- value
- circuit
- current
- cell circuit
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、一般にＳＲＡＭ用メモリセル回路に関し、
特に、書込まれたデータを安定して保持できるＳＲＡＭ
用メモリセル回路に関する。
特に、書込まれたデータを安定して保持できるＳＲＡＭ
用メモリセル回路に関する。
［従来の技術］
第６図は、従来のＮＭＯ３型メモ型上モリセル回路図で
ある。二のメモリセル回路は、基本的にはクロスカップ
ルされたインバータによるラッチ回路と、アクセスゲー
トとから構成されている。
ある。二のメモリセル回路は、基本的にはクロスカップ
ルされたインバータによるラッチ回路と、アクセスゲー
トとから構成されている。
第６図を参照して、ｌａ、ｌｂはビット線、２はワード
線、３ａ、３ｂ、４ａおよび４ｂはＮＭＯＳトランジス
タ、７は接地電位、８は電源電位、１０ａ、１０ｂは記
憶ノード、１５ａ １５ｂは負荷素子である。第６図
において、ＮＭＯＳトランジスタ４ａ、４ｂおよび負荷
素子１５ａ、１５ｂが２つのインバータを構成し、その
クロスカップルによってラッチ回路が構成される。
線、３ａ、３ｂ、４ａおよび４ｂはＮＭＯＳトランジス
タ、７は接地電位、８は電源電位、１０ａ、１０ｂは記
憶ノード、１５ａ １５ｂは負荷素子である。第６図
において、ＮＭＯＳトランジスタ４ａ、４ｂおよび負荷
素子１５ａ、１５ｂが２つのインバータを構成し、その
クロスカップルによってラッチ回路が構成される。
データが書込まれたとき、記憶ノード１０ａおよび１０
ｂのうち、一方が高電位、他方が低電位となる。高電位
となった記憶ノードにゲートが接続されているトランジ
スタ４ａまたは４ｂがオンするので、負荷素子を介して
電源電位より接地電位へ電流が流れる。負荷素子１５ａ
、１５ｂとして、第７Ａ図に示すエンハンスメント型Ｎ
ＭＯＳトランジスタまたは第７Ｂ図に示すデプレション
型ＮＭＯＳトランジスタが用いられるが、大容量のＳＲ
ＡＭ用メモリセルとしては、第７Ｃ図に示す高抵抗が負
荷素子として使用される。高抵抗負荷型メモリセルは、
ＮＭＯＳメモリセルの主流となっている。
ｂのうち、一方が高電位、他方が低電位となる。高電位
となった記憶ノードにゲートが接続されているトランジ
スタ４ａまたは４ｂがオンするので、負荷素子を介して
電源電位より接地電位へ電流が流れる。負荷素子１５ａ
、１５ｂとして、第７Ａ図に示すエンハンスメント型Ｎ
ＭＯＳトランジスタまたは第７Ｂ図に示すデプレション
型ＮＭＯＳトランジスタが用いられるが、大容量のＳＲ
ＡＭ用メモリセルとしては、第７Ｃ図に示す高抵抗が負
荷素子として使用される。高抵抗負荷型メモリセルは、
ＮＭＯＳメモリセルの主流となっている。
高抵抗負荷型メモリセルは、ＬＯＧΩないし１００ＧΩ
の高抵抗ポリシリコンを使用することにより、その抵抗
値かユＭΩないしＩＴΩとなる。
の高抵抗ポリシリコンを使用することにより、その抵抗
値かユＭΩないしＩＴΩとなる。
そのため、１つのメモリセル当たり１０−′。ないし１
０−”Ａの低いメモリセル電流を得ることができ、かつ
占有面積を減少させることができる。
０−”Ａの低いメモリセル電流を得ることができ、かつ
占有面積を減少させることができる。
したがって、低消費電力化および高集積化に適している
といえる。
といえる。
第８図は、従来のＣＭＯ３型メモ型上モリセル回路図で
ある。第８図において、ｌａ、ｌｂはビット線、２はワ
ード線、３ａ、３ｂ、４ａ、４ｂはＮＭＯＳトランジス
タ、７は接地電位、８は電源電位、１６ａ、 １６ｂ
はＰＭＯＳＩ−ランジスタである。第８図に示したｃｂ
ｉｏｓ型メモリセメモリセル回路ＭＯＳトランジスタ１
６ａおよび１６ｂが負荷素子として使用されているので
、データの保持期間において電源から接地に向かって流
れる直流電流のバスか存在しない。わずかに、サブスレ
ッショルド電流などの非常に小さなリーク電流（≦１０
−”Ａ）Ｌか消費されない。したがって、このメモリセ
ル回路のスタンバイ電流は数ｎＡ程度となっている。
ある。第８図において、ｌａ、ｌｂはビット線、２はワ
ード線、３ａ、３ｂ、４ａ、４ｂはＮＭＯＳトランジス
タ、７は接地電位、８は電源電位、１６ａ、 １６ｂ
はＰＭＯＳＩ−ランジスタである。第８図に示したｃｂ
ｉｏｓ型メモリセメモリセル回路ＭＯＳトランジスタ１
６ａおよび１６ｂが負荷素子として使用されているので
、データの保持期間において電源から接地に向かって流
れる直流電流のバスか存在しない。わずかに、サブスレ
ッショルド電流などの非常に小さなリーク電流（≦１０
−”Ａ）Ｌか消費されない。したがって、このメモリセ
ル回路のスタンバイ電流は数ｎＡ程度となっている。
一方、一般にゲートアレイ型集積回路では、メモリセル
の消費電流を低減するための高抵抗ポリシリコンなどの
ような特別な負荷回路か準飾されていない。したがって
、高抵抗負荷型の第６図に示したようなメモリセル回路
は使用されず、第８図に示したＣＭＯ５型メモ型上モリ
セル回路される。
の消費電流を低減するための高抵抗ポリシリコンなどの
ような特別な負荷回路か準飾されていない。したがって
、高抵抗負荷型の第６図に示したようなメモリセル回路
は使用されず、第８図に示したＣＭＯ５型メモ型上モリ
セル回路される。
［発明が解決しようとする課題］
従来のＳＲＡＭ用メモリセル回路では、直前の読出しサ
イクルにおいてビット線対１ａ、ｌｂに残されたデータ
信号により、同一のビット線対に接続されている他のメ
モリセルにそのデータ信号が誤って書込まれる場合か生
じる。すなわち、他のメモリセルにおけるアクセスゲー
ト用トランジスタがワード線の電位に応答してオンした
とき、ビット線対に残されたデータ信号が書込まれてし
まう。従来のメモリセル回路では、この問題を防止する
ため、第８図に示したラッチ回路を構成するトランジス
タ４ａ、４ｂの電流駆動能力よりも、アクセスゲートを
構成するトランジスタ３ａ ３ｂの電流駆動能力が小
さく設定されていた。しかしながら、トランジスタ３ａ
、３ｂの電流駆動能力をトランジスタ４ａ、４ｂのそれ
よりも小さく設定しすぎると、書込み動作か不可能とな
る。したがって、メモリセルにストアされたデータの安
定的な保持と、メモリセルへの書込み動作の容易性とを
両立させることが困難であった。
イクルにおいてビット線対１ａ、ｌｂに残されたデータ
信号により、同一のビット線対に接続されている他のメ
モリセルにそのデータ信号が誤って書込まれる場合か生
じる。すなわち、他のメモリセルにおけるアクセスゲー
ト用トランジスタがワード線の電位に応答してオンした
とき、ビット線対に残されたデータ信号が書込まれてし
まう。従来のメモリセル回路では、この問題を防止する
ため、第８図に示したラッチ回路を構成するトランジス
タ４ａ、４ｂの電流駆動能力よりも、アクセスゲートを
構成するトランジスタ３ａ ３ｂの電流駆動能力が小
さく設定されていた。しかしながら、トランジスタ３ａ
、３ｂの電流駆動能力をトランジスタ４ａ、４ｂのそれ
よりも小さく設定しすぎると、書込み動作か不可能とな
る。したがって、メモリセルにストアされたデータの安
定的な保持と、メモリセルへの書込み動作の容易性とを
両立させることが困難であった。
この発明は、上記のような課題を解決するためこなされ
たもので、Ｓ ＲＡ Ｍ用メモリセル回路において、書
込まれたデータを安定に保持することを目的とする。
たもので、Ｓ ＲＡ Ｍ用メモリセル回路において、書
込まれたデータを安定に保持することを目的とする。
［課題を解決するための手段］
この発明に係るＳＲＡＭ用メモリセル回路は、アクセス
ゲート手段を介してビット線に接続されたラッチ回路を
含む。ラッチ回路は、互いにクロスカップルされた第１
および第２のインバータ手段を含む。第１のインバータ
手段は、第１および第２の電源電位の間に直列に接続さ
れた第１の負荷手段および第１のスイッチング手段を含
む。第２のインバータ手段は、第１および第２の電源電
位の間に直列に接続された第２の負荷手段および第２の
スイッチング手段を含む。このメモリセル回路は、さら
に、メモリセル回路の動作モードに応答して、第１およ
び第２の負荷手段のインピーダンスを制御するインピー
ダンス制御手段を含む。
ゲート手段を介してビット線に接続されたラッチ回路を
含む。ラッチ回路は、互いにクロスカップルされた第１
および第２のインバータ手段を含む。第１のインバータ
手段は、第１および第２の電源電位の間に直列に接続さ
れた第１の負荷手段および第１のスイッチング手段を含
む。第２のインバータ手段は、第１および第２の電源電
位の間に直列に接続された第２の負荷手段および第２の
スイッチング手段を含む。このメモリセル回路は、さら
に、メモリセル回路の動作モードに応答して、第１およ
び第２の負荷手段のインピーダンスを制御するインピー
ダンス制御手段を含む。
［作用］
この発明におけるＳＲＡＭ用メモリセル回路では、イン
ピーダンス制御手段がメモリセル回路の動作モードに応
答して、第１および第２の負荷手段のインピーダンスを
制御する。したかって、所望の動作モードにおいてのみ
インピーダンスを所定の値に制御できるので、誤ってデ
ータが書込まれることが防がれる。
ピーダンス制御手段がメモリセル回路の動作モードに応
答して、第１および第２の負荷手段のインピーダンスを
制御する。したかって、所望の動作モードにおいてのみ
インピーダンスを所定の値に制御できるので、誤ってデ
ータが書込まれることが防がれる。
［発明の実施例］
第１図は、この発明の一実施例を示すＳＲＡＭ用メモリ
セル回路の回路図である。第１図を参照して、ｌａ、ｌ
ｂはビット線、２はワード線、３ａ、３ｂ、４ａおよび
４ｂはＮＭＯＳトランジスタ、５ａ、５ｂはＰＭＯＳト
ランジスタ、６ａ。
セル回路の回路図である。第１図を参照して、ｌａ、ｌ
ｂはビット線、２はワード線、３ａ、３ｂ、４ａおよび
４ｂはＮＭＯＳトランジスタ、５ａ、５ｂはＰＭＯＳト
ランジスタ、６ａ。
６ｂはｎｐｎバイポーラトランジスタ、７は接地電位、
８は電源電位、９は制御端子、１０ａ、１０は記憶ノー
ドである。
８は電源電位、９は制御端子、１０ａ、１０は記憶ノー
ドである。
トランジスタ６ａおよび４ａは、電源電位８と接地電位
７との間に直列に接続される。同様に、トランジスタ６
ｂおよび４ｂも電源電位８と接地電位７との間に直列に
接続される。トランジスタ６ａおよび４ａによってイン
バータが構成され、トランジスタ６ｂおよび４ｂによっ
てインバータが構成される。これら２つのインバータは
クロスカップルされ、ラッチ回路が構成される。トラン
ジスタ６ａは、ベースがトランジスタ５ａを介して電源
電位８に接続される。トランジスタ６ｂも、ベースがト
ランジスタ５ｂを介して電源電位８に接続される。トラ
ンジスタ５ａおよび５ｂのゲートは、インピーダンス制
御信号Ｓｃを受けるように制御端子９に接続される。
７との間に直列に接続される。同様に、トランジスタ６
ｂおよび４ｂも電源電位８と接地電位７との間に直列に
接続される。トランジスタ６ａおよび４ａによってイン
バータが構成され、トランジスタ６ｂおよび４ｂによっ
てインバータが構成される。これら２つのインバータは
クロスカップルされ、ラッチ回路が構成される。トラン
ジスタ６ａは、ベースがトランジスタ５ａを介して電源
電位８に接続される。トランジスタ６ｂも、ベースがト
ランジスタ５ｂを介して電源電位８に接続される。トラ
ンジスタ５ａおよび５ｂのゲートは、インピーダンス制
御信号Ｓｃを受けるように制御端子９に接続される。
第２図は、第１図に示したインピーダンス制御用トラン
ジスタ５ａおよび５ｂの特性図である。
ジスタ５ａおよび５ｂの特性図である。
この図では、ＰＭＯＳトランジスタ５ａおよび５ｂのド
レインソース電圧Ｖｄｓを一定としたときの、ドレイン
ソース電ａ Ｉ ｄ ｓのゲートソース電圧Ｖｇｓ依存
性を示している。ｌＶｇｓｌ＜Ｖｔｈ（ｖｔｈはしきい
電圧）の範囲では、トランジスタのＩｄｓはｌＶｇｓｌ
の指数に比例して変化する。したかって、電圧Ｖｇｓの
微小な変化により電流１ｄｓを大きく変化させることが
可能である。
レインソース電圧Ｖｄｓを一定としたときの、ドレイン
ソース電ａ Ｉ ｄ ｓのゲートソース電圧Ｖｇｓ依存
性を示している。ｌＶｇｓｌ＜Ｖｔｈ（ｖｔｈはしきい
電圧）の範囲では、トランジスタのＩｄｓはｌＶｇｓｌ
の指数に比例して変化する。したかって、電圧Ｖｇｓの
微小な変化により電流１ｄｓを大きく変化させることが
可能である。
Ｖｇｓ−ＯＶのとき、値１Ｉｄｓ１は１ｐＡないし１０
０ｐＡとなり、ｌＶｇｓｌ＝Ｖｔｈのとき、ｌ Ｉｄｓ
ｌは数ｍＡとなる。この電流を第１図に示したトラン
ジスタ６ａおよび６ｂを用いて電流増幅すると、ｎｐｎ
バイポーラトランジスタ６ａおよび６ｂの電流増幅率ｈ
＋−８を１００と仮定すると、約１００ｐＡないし１０
０ｍＡの可変電流源か構成されることになる。
０ｐＡとなり、ｌＶｇｓｌ＝Ｖｔｈのとき、ｌ Ｉｄｓ
ｌは数ｍＡとなる。この電流を第１図に示したトラン
ジスタ６ａおよび６ｂを用いて電流増幅すると、ｎｐｎ
バイポーラトランジスタ６ａおよび６ｂの電流増幅率ｈ
＋−８を１００と仮定すると、約１００ｐＡないし１０
０ｍＡの可変電流源か構成されることになる。
第３Ａ図は、第１図に示した端子９に与えられる制御電
圧の電圧レベル図である。また、第３Ｂ図は、第１図に
示したバイポーラトランジスタ６ａおよび６ｂに流れる
電ｆｆ１１６の電流レベル図である。メモリセルがアク
セス状態にある場合では、制御電圧Ｖｃのレベルが書込
み動作において最も高い値Ｖ、となる。したがって、ト
ランジスタ６ａおよび６ｂを介して最も高い値工８を有
する電流Ｉ６が流れる。メモリセルの読出し動作におい
て、最も低い値Ｖ、を有する制御電圧Ｖｃか与えられる
ので、トランジスタ６ａおよび６ｂを介して最も低い値
ＩＬを有する電ｉ１６が流れる。さらには、メモリセル
が非選択状態にある場合では、中間の値Ｖ、を有する制
御電圧Ｖｃが与えられ、中間の値１．を有する電流Ｉ６
が流れる。
圧の電圧レベル図である。また、第３Ｂ図は、第１図に
示したバイポーラトランジスタ６ａおよび６ｂに流れる
電ｆｆ１１６の電流レベル図である。メモリセルがアク
セス状態にある場合では、制御電圧Ｖｃのレベルが書込
み動作において最も高い値Ｖ、となる。したがって、ト
ランジスタ６ａおよび６ｂを介して最も高い値工８を有
する電流Ｉ６が流れる。メモリセルの読出し動作におい
て、最も低い値Ｖ、を有する制御電圧Ｖｃか与えられる
ので、トランジスタ６ａおよび６ｂを介して最も低い値
ＩＬを有する電ｉ１６が流れる。さらには、メモリセル
が非選択状態にある場合では、中間の値Ｖ、を有する制
御電圧Ｖｃが与えられ、中間の値１．を有する電流Ｉ６
が流れる。
その結果、書込み動作においては、データ信号の書込み
を容易に行なうことができ、他方、読出し動作において
は、ストアされたデータ信号がビット線対の電荷により
破壊されないようにすることができる。また、非選択状
態では、ストアされたデータ信号が失われない範囲で電
流Ｉ６の値を低くすることができるのて（ＩＭ）、スタ
ンバイ状態における消費＠流を減じることかできる。す
なわち、制御電圧ＶＣをメモリセルの動作モードに応じ
て制御することにより、ラッチ回路を構成する２つのイ
ンバータの負荷素子のインピーダンスを制御することが
でき、その結果上記のような利点が得られることになる
。
を容易に行なうことができ、他方、読出し動作において
は、ストアされたデータ信号がビット線対の電荷により
破壊されないようにすることができる。また、非選択状
態では、ストアされたデータ信号が失われない範囲で電
流Ｉ６の値を低くすることができるのて（ＩＭ）、スタ
ンバイ状態における消費＠流を減じることかできる。す
なわち、制御電圧ＶＣをメモリセルの動作モードに応じ
て制御することにより、ラッチ回路を構成する２つのイ
ンバータの負荷素子のインピーダンスを制御することが
でき、その結果上記のような利点が得られることになる
。
第１図に示した実施例では、ＰＭＯＳトランジスタ５ａ
、５ｂとｎｐｎトランジスタ６ａ、６ｂとによって負荷
回路が構成されたが、この発明はこの実施例に限らず、
たとえば第４図に示すような第１図とは相補な回路にも
適用することができる。
、５ｂとｎｐｎトランジスタ６ａ、６ｂとによって負荷
回路が構成されたが、この発明はこの実施例に限らず、
たとえば第４図に示すような第１図とは相補な回路にも
適用することができる。
第５図は、第１図または第４図に示したメモリセル回路
を適用することができるＢ１ＣＭＯＳゲートアレイのブ
ロック図である。第５図を参照して、２０は人出力バッ
ファ領域、２１は内部ゲート領域、２２はＳＲＡＭ領域
、２３は制御回路である。第１図または第４図に示した
メモリセル回路は、Ｓ ＲＡ Ｍ ｅＡ域２２内に構成
することができる。制御回路２３は、インピーダンス制
御用制御電圧Ｖｃを発生し、ＳＲＡＭ領域２２内のメモ
リセル回路に供給する。このように、この発明は、ＳＲ
ＡＭ領域を備えたＢ１Ｃ０Ｍ５ゲートアレイに適用可能
であることが指摘される。
を適用することができるＢ１ＣＭＯＳゲートアレイのブ
ロック図である。第５図を参照して、２０は人出力バッ
ファ領域、２１は内部ゲート領域、２２はＳＲＡＭ領域
、２３は制御回路である。第１図または第４図に示した
メモリセル回路は、Ｓ ＲＡ Ｍ ｅＡ域２２内に構成
することができる。制御回路２３は、インピーダンス制
御用制御電圧Ｖｃを発生し、ＳＲＡＭ領域２２内のメモ
リセル回路に供給する。このように、この発明は、ＳＲ
ＡＭ領域を備えたＢ１Ｃ０Ｍ５ゲートアレイに適用可能
であることが指摘される。
［発明の効果コ
以上のように、この発明によれば、メモリセル回路の動
作モードに応答して、ラッチ回路を構成する負荷手段の
インピーダンスを制御するインピーダンス制御手段を設
けたので、書込まれたデータを安定して保持することが
可能なＳＲＡＭ用メモリセル回路が得られた。
作モードに応答して、ラッチ回路を構成する負荷手段の
インピーダンスを制御するインピーダンス制御手段を設
けたので、書込まれたデータを安定して保持することが
可能なＳＲＡＭ用メモリセル回路が得られた。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すＳＲＡＭ用メモリ
セル回路の回路図である。第２図は第１図に示したイン
ピーダンス制御用トランジスタの特性図である。第３Ａ
図は、第１図に示した端子９に与えられるインピーダン
ス制御電圧の電圧レベル図である。第３Ｂ図は、第１図
に示したバイポーラトランジスタに流れる電流の電流レ
ベル図である。第４図は、この発明の別の実施例を示す
メモリセル回路の回路図である。第５図は、第１図また
は第４図に示したメモリセル回路を適用することのでき
るＢ１Ｃ０Ｍ５ゲートアレイのブロック図である。第６
図は、従来のＮＭＯ３型メモ型上モリセル回路図である
。第７Ａ図、第７Ｂ図および第７Ｃ図は、第６図に示し
た負荷素子として使用され得る素子の回路図である。第
８図は、従来のＣＭＯ５型メモ型上モリセル回路図であ
る。 図において、５ａ、５ｂはＰＭＯＳトランジスタ、６ａ
６ｂはｎｐｎバイポーラトランジスタ、９は制御端子、
Ｖｃはインピーダンス制御電圧である。 も１図 Ｖｃ ５０．５ｂ ： ＰＭＯＳ ）ランプスタ乳２図 ｖｔｈ ［Ｖ］ ｌ Ｖｇｓ １ Ｖｃ’ ｔｏ、Ｉ ｌｂ 、’ ＰＭＯＳ トラ、シ又り１
２ａ １２ｂ ’。 ＰＭＯＳ ｌ−ランジス７ １３ａ、１３ｂ ： ＮＭＯ５）ランジスり１４ａ 、
１４ｂ ｐｎｐ八″へボ−ラトクシシスタ ＢｉＣＭＯ８ケ゛ トアレ１ どＵ １７Ａ図 ち７Ｂ図 る７Ｃ図 る８区
セル回路の回路図である。第２図は第１図に示したイン
ピーダンス制御用トランジスタの特性図である。第３Ａ
図は、第１図に示した端子９に与えられるインピーダン
ス制御電圧の電圧レベル図である。第３Ｂ図は、第１図
に示したバイポーラトランジスタに流れる電流の電流レ
ベル図である。第４図は、この発明の別の実施例を示す
メモリセル回路の回路図である。第５図は、第１図また
は第４図に示したメモリセル回路を適用することのでき
るＢ１Ｃ０Ｍ５ゲートアレイのブロック図である。第６
図は、従来のＮＭＯ３型メモ型上モリセル回路図である
。第７Ａ図、第７Ｂ図および第７Ｃ図は、第６図に示し
た負荷素子として使用され得る素子の回路図である。第
８図は、従来のＣＭＯ５型メモ型上モリセル回路図であ
る。 図において、５ａ、５ｂはＰＭＯＳトランジスタ、６ａ
６ｂはｎｐｎバイポーラトランジスタ、９は制御端子、
Ｖｃはインピーダンス制御電圧である。 も１図 Ｖｃ ５０．５ｂ ： ＰＭＯＳ ）ランプスタ乳２図 ｖｔｈ ［Ｖ］ ｌ Ｖｇｓ １ Ｖｃ’ ｔｏ、Ｉ ｌｂ 、’ ＰＭＯＳ トラ、シ又り１
２ａ １２ｂ ’。 ＰＭＯＳ ｌ−ランジス７ １３ａ、１３ｂ ： ＮＭＯ５）ランジスり１４ａ 、
１４ｂ ｐｎｐ八″へボ−ラトクシシスタ ＢｉＣＭＯ８ケ゛ トアレ１ どＵ １７Ａ図 ち７Ｂ図 る７Ｃ図 る８区
Claims (1)
- 【特許請求の範囲】 アクセスゲート手段を介してビット線に接続されたラ
ッチ回路を有するＳＲＡＭ用メモリセル回路であって、 前記ラッチ回路は、 第１および第２の電源電位の間に直列に接続された第１
の負荷手段および第１のスイッチング手段を含む第１の
インバータ手段と、 第１および第２の電源電位の間に直列に接続された第２
の負荷手段および第２のスイッチング手段を含む第２の
インバータ手段とを含み、前記第１および第２のインバ
ータ手段は、クロスカップルされており、 前記第１および第２のインバータ手段の入力ノードは、
前記アクセスゲート手段を介してビット線に接続されて
おり、 前記メモリセル回路は、さらに、前記メモリセル回路の
動作モードに応答して、前記第１および第２の負荷手段
のインピーダンスを制御するインピーダンス制御手段を
含む、ＳＲＡＭ用メモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226333A JP2557279B2 (ja) | 1990-08-27 | 1990-08-27 | Ｓｒａｍ用メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226333A JP2557279B2 (ja) | 1990-08-27 | 1990-08-27 | Ｓｒａｍ用メモリセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106789A true JPH04106789A (ja) | 1992-04-08 |
| JP2557279B2 JP2557279B2 (ja) | 1996-11-27 |
Family
ID=16843524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226333A Expired - Fee Related JP2557279B2 (ja) | 1990-08-27 | 1990-08-27 | Ｓｒａｍ用メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557279B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5589984A (en) * | 1978-12-28 | 1980-07-08 | Fujitsu Ltd | Static memory cell |
-
1990
- 1990-08-27 JP JP2226333A patent/JP2557279B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5589984A (en) * | 1978-12-28 | 1980-07-08 | Fujitsu Ltd | Static memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557279B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |