JPH04106973A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04106973A JPH04106973A JP22264490A JP22264490A JPH04106973A JP H04106973 A JPH04106973 A JP H04106973A JP 22264490 A JP22264490 A JP 22264490A JP 22264490 A JP22264490 A JP 22264490A JP H04106973 A JPH04106973 A JP H04106973A
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- 239000002184 metal Substances 0.000 claims description 34
- 238000010586 diagram Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 7
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタースライス方式による半導体集積回
路装置に関し、特に入出力端子において複数の金属配線
層別の配線を考慮する必要をなくした半導体集積回路装
置に関する。
路装置に関し、特に入出力端子において複数の金属配線
層別の配線を考慮する必要をなくした半導体集積回路装
置に関する。
［従来の技術］
従来、少量多品種の半導体集積回路装置を効率よく作成
するためマスタースライス方式が採用されている。この
マスタースライス方式とは、一つの半導体ウェハの中に
ユニットセルを予め大量に格子状に作成しておき、開発
品種に応じて配線マスクを作成し、ユニットセル間の結
合を行って所望の電気回路動作を有する集積回路装置を
実現させるものである。
するためマスタースライス方式が採用されている。この
マスタースライス方式とは、一つの半導体ウェハの中に
ユニットセルを予め大量に格子状に作成しておき、開発
品種に応じて配線マスクを作成し、ユニットセル間の結
合を行って所望の電気回路動作を有する集積回路装置を
実現させるものである。
従来、このマスタースライス方式に用いられるユニット
セルの構造は、例えば特開昭５４−９３３７５号公報な
どに記載されているように、２組の相補型のトランジス
タによって構成されているものが一般的である。すなわ
ち第７図式に示すように、ユニットセルは２個のＰ−Ｍ
ＯＳ）ランジスタＴＲｔ、ＴＲ２と、２個ノＮ−ＭＯＳ
）う７ジスタＴＲ３，ＴＲ４からなり、そして同一チ
ャネル同志のトランジスタは、そのソース又はドレイン
の一方を共有し、異なるチャネル同志の２組のトランジ
スタはゲートを共有するように構成されている。
セルの構造は、例えば特開昭５４−９３３７５号公報な
どに記載されているように、２組の相補型のトランジス
タによって構成されているものが一般的である。すなわ
ち第７図式に示すように、ユニットセルは２個のＰ−Ｍ
ＯＳ）ランジスタＴＲｔ、ＴＲ２と、２個ノＮ−ＭＯＳ
）う７ジスタＴＲ３，ＴＲ４からなり、そして同一チ
ャネル同志のトランジスタは、そのソース又はドレイン
の一方を共有し、異なるチャネル同志の２組のトランジ
スタはゲートを共有するように構成されている。
第７図（Ｂ）は、ユニ７）セルの回路構成を実現する不
純物注入領域パターンとゲート電極パターンを示す図で
、１０１はポリシリコンからなる第１のゲート電極層、
ｌ０ＩＡ、 ｌ０ＩＢ、 ｌ０ＩＣは第１のゲート入力
端子取り出し口、１０２は同しくポリシリコンからなる
第２のゲート電極層、１０２Ａ、 １０２Ｂ。
純物注入領域パターンとゲート電極パターンを示す図で
、１０１はポリシリコンからなる第１のゲート電極層、
ｌ０ＩＡ、 ｌ０ＩＢ、 ｌ０ＩＣは第１のゲート入力
端子取り出し口、１０２は同しくポリシリコンからなる
第２のゲート電極層、１０２Ａ、 １０２Ｂ。
１０２Ｃは第２のゲート入力端子取り出し口である。
また１０３．１０４．１０５はＮ゛型領領域、Ｎ−ＭＯ
Ｓトランジスタのソース及びドレイン領域を構成してお
り、また１０６．１０７．１０８はＰ゛型領領域、Ｐ−
ＭＯＳ）ランジスタのソース及びドレイン領域を構成し
ている。１０９は前記Ｎ−ＭＯ３）ランジスタが形成さ
れるＰウェル領域であり、Ｎ型シリコン基板１１０に予
め形成されている。そしてこのように構成されたユニッ
トセルに対してＣＡＤシステムにより自動配置配線を行
い、所望の集積回路装置を実現している。
Ｓトランジスタのソース及びドレイン領域を構成してお
り、また１０６．１０７．１０８はＰ゛型領領域、Ｐ−
ＭＯＳ）ランジスタのソース及びドレイン領域を構成し
ている。１０９は前記Ｎ−ＭＯ３）ランジスタが形成さ
れるＰウェル領域であり、Ｎ型シリコン基板１１０に予
め形成されている。そしてこのように構成されたユニッ
トセルに対してＣＡＤシステムにより自動配置配線を行
い、所望の集積回路装置を実現している。
（発明が解決しようとする課題〕
しかしながら、ユニットセルに対してＣＡＤシステムに
より自動配置配線を行う場合、トランジスタＭｖｉで形
成されるユニットセルへの入出力信号が、入出力端子よ
り複数の金属配線層を介して伝達される場合、ＣＡＤシ
ステムにおいては、各入出力端子における接続情報を各
金属配線層毎に区別して、それぞれ登録しておかなけれ
ばならず、設計者の負担が軽減できないという問題点が
あった。
より自動配置配線を行う場合、トランジスタＭｖｉで形
成されるユニットセルへの入出力信号が、入出力端子よ
り複数の金属配線層を介して伝達される場合、ＣＡＤシ
ステムにおいては、各入出力端子における接続情報を各
金属配線層毎に区別して、それぞれ登録しておかなけれ
ばならず、設計者の負担が軽減できないという問題点が
あった。
本発明は、従来のマスタースライス方式による半導体集
積回路装置における上記問題点を解消するためになされ
たもので、入出力端子において複数の金属配線層別の配
線を考慮する必要がなく、設計者の負担を大幅に軽減で
きるようにした半導体集積回路装置を提供することを目
的とする。
積回路装置における上記問題点を解消するためになされ
たもので、入出力端子において複数の金属配線層別の配
線を考慮する必要がなく、設計者の負担を大幅に軽減で
きるようにした半導体集積回路装置を提供することを目
的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、多数のユニットセルと複数の金属配線層と
からなるマスタースライス方式の半導体集積回路装置に
おいて、スルーホールと、前記複数の金属配線層にそれ
ぞれ接続され前記スルーホールにオーバーサイズされた
複数の金属層とから構成されたポインターを規則的に配
置するものである。
決するため、多数のユニットセルと複数の金属配線層と
からなるマスタースライス方式の半導体集積回路装置に
おいて、スルーホールと、前記複数の金属配線層にそれ
ぞれ接続され前記スルーホールにオーバーサイズされた
複数の金属層とから構成されたポインターを規則的に配
置するものである。
すなわち、第１図に示すように、スルーホールＩと、こ
のスルーホール１にオーバーサイズされた第１の金属配
線層に接続された金属層２及び第２、・・・・・第ｎの
金属配線層に接続された金属層３とで構成されるストラ
フチャ（ポインターと称する）４を、第２図に示すよう
に、例えばユニットセルを構成するトランジスタ傾城５
の両側に規則的に配置するものである。なお第２図にお
いて、６は半導体集積回路チップである。
のスルーホール１にオーバーサイズされた第１の金属配
線層に接続された金属層２及び第２、・・・・・第ｎの
金属配線層に接続された金属層３とで構成されるストラ
フチャ（ポインターと称する）４を、第２図に示すよう
に、例えばユニットセルを構成するトランジスタ傾城５
の両側に規則的に配置するものである。なお第２図にお
いて、６は半導体集積回路チップである。
このようにスルーホールと複数の金属配線層にそれぞれ
電気的に接続された金属層とで構成したポインターを規
則的に配置したので、このポインター間に配線すること
により、複数の金属配線層と接続可能となり、金属配線
層別に配線を考慮する必要がなくなる。
電気的に接続された金属層とで構成したポインターを規
則的に配置したので、このポインター間に配線すること
により、複数の金属配線層と接続可能となり、金属配線
層別に配線を考慮する必要がなくなる。
次に実施例について説明する。第３図は、本発明に係る
半導体集積回路装置の一実施例のユニットセル部分の構
成を示す図である。自動配置配線を行う場合、配線を施
すトラックが必要であるが、この実施例では縦方向の６
トランク■２００１．■で１つのユニットセルを構成し
ており、これがマスターバルクとなる。第３図において
、ＩＩはポリシリコンからなるゲート電極、１２は該ゲ
ート電極１１の取り出し口、１３はＰ゛゛拡散領域で、
Ｐ−ＭＯＳトランジスタのソース・ドレイン領域を構成
するものである。１４は該Ｐ゛゛拡散領域１３の取り出
し口、１５はＮ“型拡散領域で、Ｎ−ＭＯＳ ）ランジ
スタのソース・ドレイン領域を構成するものであり、１
６は該Ｎ゛型拡散Ｈ域１５の取り出し口である。また１
７は電源配線、１８はグランド配線、１９はＮウェル領
域、２０はＮウェル電位取り出し口、２１はＰ型基板、
２２はＰ型基板２１の電位取り出し口である。そして前
記第１図に示した構成のポインタ４を、図示のように奇
数トラック■、■、■の位置の上下に配置している。
半導体集積回路装置の一実施例のユニットセル部分の構
成を示す図である。自動配置配線を行う場合、配線を施
すトラックが必要であるが、この実施例では縦方向の６
トランク■２００１．■で１つのユニットセルを構成し
ており、これがマスターバルクとなる。第３図において
、ＩＩはポリシリコンからなるゲート電極、１２は該ゲ
ート電極１１の取り出し口、１３はＰ゛゛拡散領域で、
Ｐ−ＭＯＳトランジスタのソース・ドレイン領域を構成
するものである。１４は該Ｐ゛゛拡散領域１３の取り出
し口、１５はＮ“型拡散領域で、Ｎ−ＭＯＳ ）ランジ
スタのソース・ドレイン領域を構成するものであり、１
６は該Ｎ゛型拡散Ｈ域１５の取り出し口である。また１
７は電源配線、１８はグランド配線、１９はＮウェル領
域、２０はＮウェル電位取り出し口、２１はＰ型基板、
２２はＰ型基板２１の電位取り出し口である。そして前
記第１図に示した構成のポインタ４を、図示のように奇
数トラック■、■、■の位置の上下に配置している。
このように構成したユニットセルを用いて、第４図式に
論理ノンポルを示し、第４図ｆＢｌに回路構成を示す２
人力ＮＡＮＤ回路を構成する場合は、第５図に示すよう
なレイアウトを施し、ポインター４がそれぞれ入出力端
子として機能するように、第１及び第２金属配線層２９
．３０を形成する。なお第４開田）及び第５図において
、２５．２６はＰ−Ｍ○Ｓトランジスタ、２７．２８は
Ｎ−ＭＯＳ ｌ−ランジスタを示している。
論理ノンポルを示し、第４図ｆＢｌに回路構成を示す２
人力ＮＡＮＤ回路を構成する場合は、第５図に示すよう
なレイアウトを施し、ポインター４がそれぞれ入出力端
子として機能するように、第１及び第２金属配線層２９
．３０を形成する。なお第４開田）及び第５図において
、２５．２６はＰ−Ｍ○Ｓトランジスタ、２７．２８は
Ｎ−ＭＯＳ ｌ−ランジスタを示している。
前記ポインター４は、複数（この実施例では２層）の金
属配線層２９．３０と電気的に接続されているので、こ
のポインター４の配置位置を、ユニットセルの入出力端
子位置として登録しておけば、自動配置配線のＣＡＤン
ステムでは、金属配線層別に区別して接続情報を登録し
ておく必要はなくなり、設計者の負担は大幅に軽減でき
る。
属配線層２９．３０と電気的に接続されているので、こ
のポインター４の配置位置を、ユニットセルの入出力端
子位置として登録しておけば、自動配置配線のＣＡＤン
ステムでは、金属配線層別に区別して接続情報を登録し
ておく必要はなくなり、設計者の負担は大幅に軽減でき
る。
またマニュアルで配線を行う場合においても、必要なネ
ットをポインター間で接続するだけで、所望の回路が実
現できるので、レイアウトの作業が大幅に短縮できる。
ットをポインター間で接続するだけで、所望の回路が実
現できるので、レイアウトの作業が大幅に短縮できる。
第６図は、第２の実施例を示す平面図である。
この実施例はユニットセルにおいて、トランジスタ領域
や電源配線領域等によって、第１の金属配線層３１によ
る配線禁止領域３２がある場合、その配線禁止領域３２
を挟んで両側にポインター４を予め配置してユニットセ
ルを構成する。そしてこの配線禁止領域３２をクロスし
て配線を行いたい場合には、ポインター４間を第１の金
属配線層３１上に配置されている第２の金属配線層３３
を用いて接続することにより配線可能となる。
や電源配線領域等によって、第１の金属配線層３１によ
る配線禁止領域３２がある場合、その配線禁止領域３２
を挟んで両側にポインター４を予め配置してユニットセ
ルを構成する。そしてこの配線禁止領域３２をクロスし
て配線を行いたい場合には、ポインター４間を第１の金
属配線層３１上に配置されている第２の金属配線層３３
を用いて接続することにより配線可能となる。
このように予めポインターによって配線通過位置が決め
られているので、レイアウトの際、必要なポインター間
を通過可能な金属配線層で配線すれば、電気的に接続さ
れ、所望の回路が実現できる。したがって設計者は、ク
ロスアンダ−の配線を行いたい場合等において、ポイン
ターがバルク上にデザインルールを満たす位置に配置さ
れているので、細かな部分まで考慮せずに配線のみに集
中してレイアウトできるので、負担が軽減でき、配線ミ
スも防止できる。
られているので、レイアウトの際、必要なポインター間
を通過可能な金属配線層で配線すれば、電気的に接続さ
れ、所望の回路が実現できる。したがって設計者は、ク
ロスアンダ−の配線を行いたい場合等において、ポイン
ターがバルク上にデザインルールを満たす位置に配置さ
れているので、細かな部分まで考慮せずに配線のみに集
中してレイアウトできるので、負担が軽減でき、配線ミ
スも防止できる。
〔発明の効果］
以上実施例に基づいて説明したように、本発明によれば
、複数の金属配線層と電気的に接続された金属層を有す
るポインターを規則的に配置しているので、ポインター
に配線を行うことにより、複数の金属配線層をポインタ
ーから引き出すことができる。
、複数の金属配線層と電気的に接続された金属層を有す
るポインターを規則的に配置しているので、ポインター
に配線を行うことにより、複数の金属配線層をポインタ
ーから引き出すことができる。
またこのように構成したポインターをトランジスタ領域
で構成されるユニットセルの入出力端子位置に配置する
ことにより、自動配置配線時に各端子における複数の金
属配線層との接続情報を、それぞれ金属配線層別に登録
しておく必要がなく、設計者の負担が大幅に軽減される
。
で構成されるユニットセルの入出力端子位置に配置する
ことにより、自動配置配線時に各端子における複数の金
属配線層との接続情報を、それぞれ金属配線層別に登録
しておく必要がなく、設計者の負担が大幅に軽減される
。
第１図は、本発明に係る半導体集積回路装置において配
置されるポインターの構成を示す概念図、第２図は、チ
ップ上のポインターの配置例を示す概略図、第３図は、
本発明の第１実施例を示すパターンの平面図、第４図式
、ｏ３）は、ＮＡＮＤ回路の論理シンボル図及び回路構
成図、第５図は、ＮＡＮＤ回路を構成する場合のレイア
ウト図、第６図は、第２実施例を示すパターンの平面図
、第７図＾、■）は、従来のユニットセルの構成例を示
す回路構成図及びパターンの平面図である。 図において、１はスルーホール、２は第１の金属層、３
は第２．・・・・・第ｎの金属層、４はポインター、５
はトランジスタ領域、６はチンツブ、１１はゲート電極
、１２はゲート電極取り出し口、１３はＰ゛゛散領域、
１４はＰ゛拡拡散領数取出し口、１５はＮ゛゛散領域、
１６はＮ゛拡拡散領収取出し口、１７は電源配線、１８
はグランド配線、１９はＮウェル領域、２０はＮウェル
電位取り出し口、２１はＰ型基板、２２はＰ型基板電位
取り出し口を示す。 特許出願人 オリンパス光学工業株式会社４、ポイ、夕 と 第２図 ６：チノフ ３１゛第１の金属配線層 ３２ 第１金属配線層の配線禁止領域 ３３：第２の金属配線層
置されるポインターの構成を示す概念図、第２図は、チ
ップ上のポインターの配置例を示す概略図、第３図は、
本発明の第１実施例を示すパターンの平面図、第４図式
、ｏ３）は、ＮＡＮＤ回路の論理シンボル図及び回路構
成図、第５図は、ＮＡＮＤ回路を構成する場合のレイア
ウト図、第６図は、第２実施例を示すパターンの平面図
、第７図＾、■）は、従来のユニットセルの構成例を示
す回路構成図及びパターンの平面図である。 図において、１はスルーホール、２は第１の金属層、３
は第２．・・・・・第ｎの金属層、４はポインター、５
はトランジスタ領域、６はチンツブ、１１はゲート電極
、１２はゲート電極取り出し口、１３はＰ゛゛散領域、
１４はＰ゛拡拡散領数取出し口、１５はＮ゛゛散領域、
１６はＮ゛拡拡散領収取出し口、１７は電源配線、１８
はグランド配線、１９はＮウェル領域、２０はＮウェル
電位取り出し口、２１はＰ型基板、２２はＰ型基板電位
取り出し口を示す。 特許出願人 オリンパス光学工業株式会社４、ポイ、夕 と 第２図 ６：チノフ ３１゛第１の金属配線層 ３２ 第１金属配線層の配線禁止領域 ３３：第２の金属配線層
Claims (1)
- 【特許請求の範囲】 １、多数のユニットセルと複数の金属配線層とからなる
マスタースライス方式の半導体集積回路装置において、
スルーホールと、前記複数の金属配線層にそれぞれ接続
され前記スルーホールにオーバーサイズされた複数の金
属層とから構成されたポインターを規則的に配置したこ
とを特徴とする半導体集積回路装置。 ２、前記ポインターは、ユニットセルを構成するトラン
ジスタ領域の両側において、該ユニットセルの入出力端
子位置に配置することを特徴とする請求項１記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22264490A JPH04106973A (ja) | 1990-08-27 | 1990-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22264490A JPH04106973A (ja) | 1990-08-27 | 1990-08-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106973A true JPH04106973A (ja) | 1992-04-08 |
Family
ID=16785684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22264490A Pending JPH04106973A (ja) | 1990-08-27 | 1990-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106973A (ja) |
-
1990
- 1990-08-27 JP JP22264490A patent/JPH04106973A/ja active Pending
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