JPH0410727A - データ順序保護回路 - Google Patents
データ順序保護回路Info
- Publication number
- JPH0410727A JPH0410727A JP2110299A JP11029990A JPH0410727A JP H0410727 A JPH0410727 A JP H0410727A JP 2110299 A JP2110299 A JP 2110299A JP 11029990 A JP11029990 A JP 11029990A JP H0410727 A JPH0410727 A JP H0410727A
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- JP
- Japan
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- data order
- packet
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ｎ：１のパケット通信におけるデータ順序の監視を行う
ためのデータ順序保護回路に関し、対向局ごとのデータ
順序の保護を、小さいハードウェア規模で効率よく実現
できる、データ順序保護回路を提供することを目的とし
、 ｎ：１のパケット通信を行う伝送装置において、受信パ
ケットから送信元アドレスとシーケンス番号とを検出す
る送信元アドレス検出部と、該検出した送信元アドレス
ごとに受信パケットのシーケンス番号を記憶するシーケ
ンスメモリ部と、該シーケンスメモリ部から読み出した
シーケンス番号をインクリメントするデータ順序制御部
と、受信パケットのシーケンス番号とデータ順序制御部
から出力されたシーケンス番号との比較を行って受信パ
ケットの順序のエラーを検出するデータ順序監視部とを
設け、ｎ個の対向局に対応して対向局ごとのデータ順序
保護を行うことによって構成する。
ためのデータ順序保護回路に関し、対向局ごとのデータ
順序の保護を、小さいハードウェア規模で効率よく実現
できる、データ順序保護回路を提供することを目的とし
、 ｎ：１のパケット通信を行う伝送装置において、受信パ
ケットから送信元アドレスとシーケンス番号とを検出す
る送信元アドレス検出部と、該検出した送信元アドレス
ごとに受信パケットのシーケンス番号を記憶するシーケ
ンスメモリ部と、該シーケンスメモリ部から読み出した
シーケンス番号をインクリメントするデータ順序制御部
と、受信パケットのシーケンス番号とデータ順序制御部
から出力されたシーケンス番号との比較を行って受信パ
ケットの順序のエラーを検出するデータ順序監視部とを
設け、ｎ個の対向局に対応して対向局ごとのデータ順序
保護を行うことによって構成する。
本発明はｎ局（ｎは任意の自然数）の対向局との間でパ
ケット通信を行う伝送装置に係り、特にｎ：１のパケッ
ト通信におけるデータ順序の監視を行うためのデータ順
序保護回路に関するものである。
ケット通信を行う伝送装置に係り、特にｎ：１のパケッ
ト通信におけるデータ順序の監視を行うためのデータ順
序保護回路に関するものである。
近年において、高度情報化社会の発展に伴い、種々の通
信形態が要求されている。
信形態が要求されている。
特にｎ：１のパケット通信においては、送信されてくる
パケットに局ごとに個別にデータ順序が管理されている
が、このようなパケッＩ・のデータ順序を保護するデー
タ順序保護回路は、その構成が簡略であって、効率的に
データ順序の保護を行い得るものであることが要望され
る。
パケットに局ごとに個別にデータ順序が管理されている
が、このようなパケッＩ・のデータ順序を保護するデー
タ順序保護回路は、その構成が簡略であって、効率的に
データ順序の保護を行い得るものであることが要望され
る。
（従来の技術］
従来のｎ：１のパケット通信においては、対向局ごとに
データ順序保護回路を設けて、対向局からのパケットに
付与されたシーケンス番号を、パケット受信ごとに個別
に監視することによって、対向局ごとのデータ順序の保
護を行うようにしている。
データ順序保護回路を設けて、対向局からのパケットに
付与されたシーケンス番号を、パケット受信ごとに個別
に監視することによって、対向局ごとのデータ順序の保
護を行うようにしている。
（発明が解決しようとする課題］
従って、従来のｎ：１のパケット通信においては、対向
局ごとに個別のデータ順序保護回路を使用しなければな
らず、ハードウェア規模が大きくなることを避けられな
いという問題があった。
局ごとに個別のデータ順序保護回路を使用しなければな
らず、ハードウェア規模が大きくなることを避けられな
いという問題があった。
本発明はこのような従来技術の課題を解決しようとする
ものであって、ｎ：１のパケット通信を行うシステムに
おいて、ｎ局の対向局ごとのデータ順序の保護を、小さ
いハードウェア規模で効率よく実現できる、データ順序
保護回路を提供することを目的としている。
ものであって、ｎ：１のパケット通信を行うシステムに
おいて、ｎ局の対向局ごとのデータ順序の保護を、小さ
いハードウェア規模で効率よく実現できる、データ順序
保護回路を提供することを目的としている。
本発明は第１図にその原理的構成を示すように、ｎ：１
のパケット通信を行う伝送装置において、送信元アドレ
ス検出部１と、シーケンスメモリ部２と、データ順序制
御部３と、データ順序監視部４とを設けることによって
、ｎ個の対向局に対応して対向局ごとのデータ順序保護
を一括して行うようにしたものである。
のパケット通信を行う伝送装置において、送信元アドレ
ス検出部１と、シーケンスメモリ部２と、データ順序制
御部３と、データ順序監視部４とを設けることによって
、ｎ個の対向局に対応して対向局ごとのデータ順序保護
を一括して行うようにしたものである。
ここで、送信元アドレス検出部１は、受信パケットから
送信元アドレスとシーケンス番号とを検出するものであ
り、シーケンスメモリ部２は、検出した送信元アドレス
ごとに受信パケットのシーケンス番号を記憶するもので
ある。
送信元アドレスとシーケンス番号とを検出するものであ
り、シーケンスメモリ部２は、検出した送信元アドレス
ごとに受信パケットのシーケンス番号を記憶するもので
ある。
また、データ順序制御部３は、シーケンスメモリ部２か
ら読み出したシーケンス番号をインクリメントするもの
であり、データ順序監視部４は、受信パケットのシーケ
ンス番号とデータ順序制御部３から出力されたシーケン
ス番３との比較を行って受信パケットの順序のエラーを
検出するものである。
ら読み出したシーケンス番号をインクリメントするもの
であり、データ順序監視部４は、受信パケットのシーケ
ンス番号とデータ順序制御部３から出力されたシーケン
ス番３との比較を行って受信パケットの順序のエラーを
検出するものである。
第２図は、本発明におけるパケットのフォーマットを示
すものであって、１フレームのパケットは、データの形
式を示す制御情報等の各種制御用データを含むコントロ
ール部３１．パケ・ントの宛先を示すアドレスからなる
宛先アドレス部３２゜パケットの送信元を示すアドレス
からなる送信元アドレス部３３．送信するデータ３４．
エラーチエツク用データ等からなるトレーラ３５からな
り、さらに送信元アドレス部３３は、送信元アドレス３
６とパケットの順序を示すシーケンスナンバー３７とか
らなることが示されている。
すものであって、１フレームのパケットは、データの形
式を示す制御情報等の各種制御用データを含むコントロ
ール部３１．パケ・ントの宛先を示すアドレスからなる
宛先アドレス部３２゜パケットの送信元を示すアドレス
からなる送信元アドレス部３３．送信するデータ３４．
エラーチエツク用データ等からなるトレーラ３５からな
り、さらに送信元アドレス部３３は、送信元アドレス３
６とパケットの順序を示すシーケンスナンバー３７とか
らなることが示されている。
本発明においては、このようなパケットを送信する対向
局との間で、ｎ：１のパケット通信を行う伝送装置にお
いて、ｎ個の対向局に対応して対向局ごとのデータ順序
保護を行う。
局との間で、ｎ：１のパケット通信を行う伝送装置にお
いて、ｎ個の対向局に対応して対向局ごとのデータ順序
保護を行う。
すなわち、パケットを受信すると、送信元アドレス検出
部１で、受信パケットから送信元アドレスとシーケンス
番号とを検出する。そしてシーケンスメモリ部２におい
て、検出した送信元アドレスをメモリのアドレスとして
受信パケットのシーケンス番号を記憶する。
部１で、受信パケットから送信元アドレスとシーケンス
番号とを検出する。そしてシーケンスメモリ部２におい
て、検出した送信元アドレスをメモリのアドレスとして
受信パケットのシーケンス番号を記憶する。
データ順序制御部３では、送信元アドレスをメモリの読
出しアドレスとして使用して、シーケンスメモリ部から
シーケンス番号を読み出してインクリメントする。
出しアドレスとして使用して、シーケンスメモリ部から
シーケンス番号を読み出してインクリメントする。
データ順序監視部４では、受信パケットのシーケンス番
号とデータ順序制御部３から出力されたシーケンス番号
との比較を行って受信パケットの順序のエラーを検出す
る。
号とデータ順序制御部３から出力されたシーケンス番号
との比較を行って受信パケットの順序のエラーを検出す
る。
従って本発明によれば、送信元アドレスごとにシーケン
ス番号の管理を行うことができ、ｎ：１のパケット通信
においても、送信元ごとにデータ順序の保護を行うこと
ができる。
ス番号の管理を行うことができ、ｎ：１のパケット通信
においても、送信元ごとにデータ順序の保護を行うこと
ができる。
第３図は本発明の一実施例を示す図である。
１１は送信元アドレスおよびシーケンスナンバー検出部
であって、第１図における送信元アトルス検出部１に対
応し、受信パケットから送信元アドレスおよびシーケン
スナンバ′−を検出するものであって、送信元アドレス
ラッチ部２１と、シーケンスナンバーラッチ部２２とを
有している。
であって、第１図における送信元アトルス検出部１に対
応し、受信パケットから送信元アドレスおよびシーケン
スナンバ′−を検出するものであって、送信元アドレス
ラッチ部２１と、シーケンスナンバーラッチ部２２とを
有している。
１２はメモリ部であって、第１図におけるシーケンスメ
モリ部２に対応し、例えば半導体メモリからなるＲＡＭ
（ランダムアクセスメモリ）で構成され、送信元アド
レスをアドレスとしてシーケンスナンバーを記憶するも
のである。
モリ部２に対応し、例えば半導体メモリからなるＲＡＭ
（ランダムアクセスメモリ）で構成され、送信元アド
レスをアドレスとしてシーケンスナンバーを記憶するも
のである。
１３は加算部であって、第１図におけるデータ順序制御
部３に対応し、加算器から構成されていて、メモリ部１
２から読み出されたシーケンスナンバーをインクリメン
トするものである。
部３に対応し、加算器から構成されていて、メモリ部１
２から読み出されたシーケンスナンバーをインクリメン
トするものである。
１４は、シーケンスナンバー比較部であって、第１図に
おけるデータ順序監視部４に対応し、送信元アドレスお
よびシーケンスナンバー検出部１１からのシーケンスナ
ンバーと、カロ算部１３からのシーケンスナンバーとの
比較を行い、シーケンス順序のエラーを検出する。
おけるデータ順序監視部４に対応し、送信元アドレスお
よびシーケンスナンバー検出部１１からのシーケンスナ
ンバーと、カロ算部１３からのシーケンスナンバーとの
比較を行い、シーケンス順序のエラーを検出する。
第３図の回路においてパケットを受信すると、受信パケ
ットの送信元アドレス部の送信元アドレスを送信元アド
レスラッチ部２１にラッチし、シーケンスナンバーをシ
ーケンスナンバーラッチ部２２にそれぞれラッチする。
ットの送信元アドレス部の送信元アドレスを送信元アド
レスラッチ部２１にラッチし、シーケンスナンバーをシ
ーケンスナンバーラッチ部２２にそれぞれラッチする。
シーケンスナンバー比較部１４では、メモリ部１２に対
するリードタイミングを生成して、メモリ部１２へ出力
する。メモリ部１２では、これを出力イネーブル信号Ｏ
Ｅとして使用し、送信元アドレスラッチ部２１にランチ
されている送信元アドレスを、メモリ部１２のリードア
ドレスとじて入力して、メモリ部１２に格納されている
シーケンスナンバーを読み出す。
するリードタイミングを生成して、メモリ部１２へ出力
する。メモリ部１２では、これを出力イネーブル信号Ｏ
Ｅとして使用し、送信元アドレスラッチ部２１にランチ
されている送信元アドレスを、メモリ部１２のリードア
ドレスとじて入力して、メモリ部１２に格納されている
シーケンスナンバーを読み出す。
加算部１３では読み出されたシーケンスナンバーをイン
クリメント（＋１）して、シーケンスナンバー比較部１
４に出力する。
クリメント（＋１）して、シーケンスナンバー比較部１
４に出力する。
シーケンスナンバー比較部１４では、シーケンスナンバ
ーラッチ部２２から入力された送信元アドレスにおける
シーケンスナンバーと、加算部１３から入力されたシー
ケンスナンバーどの比較を行い、不一致の場合、データ
順序エラーありを示す出力を発生する。
ーラッチ部２２から入力された送信元アドレスにおける
シーケンスナンバーと、加算部１３から入力されたシー
ケンスナンバーどの比較を行い、不一致の場合、データ
順序エラーありを示す出力を発生する。
シーケンスナンバー比較部１４では、シーケンスナンバ
ーの比較終了後、メモリ部１２ヘライトクロックを出力
する。メモリ部１２では、これを書き込みイネーブル信
号ＷＥとして使用し、送信元アドレスおよびシーケンス
ナンバー検出部１１からの送信元アドレスを、ライトア
ドレスとして使用して、送信元アドレスおよびシーケン
スナンバー１部１１からのシーケンスナンバーを記憶す
る。
ーの比較終了後、メモリ部１２ヘライトクロックを出力
する。メモリ部１２では、これを書き込みイネーブル信
号ＷＥとして使用し、送信元アドレスおよびシーケンス
ナンバー検出部１１からの送信元アドレスを、ライトア
ドレスとして使用して、送信元アドレスおよびシーケン
スナンバー１部１１からのシーケンスナンバーを記憶す
る。
以上の動作をパケット受信ごとに行い、それぞれの送信
元アドレスごとにシーケンスナンバーを管理することに
よって、データの順序保護を行う。
元アドレスごとにシーケンスナンバーを管理することに
よって、データの順序保護を行う。
なお、上述の実施例ではメモリ部１２にＲＡＭを使用し
ているが、データ順序保護を高速化する必要があれば、
この部分にキャッシュメモリを使用し、使用頻度の高い
送信元アドレスに対するシーケンスナンバーを蓄えてお
くことによって、主記憶のメモリとのアクセスタイムの
ギャップを埋めて、高速化させるようにしてもよい。
ているが、データ順序保護を高速化する必要があれば、
この部分にキャッシュメモリを使用し、使用頻度の高い
送信元アドレスに対するシーケンスナンバーを蓄えてお
くことによって、主記憶のメモリとのアクセスタイムの
ギャップを埋めて、高速化させるようにしてもよい。
このようにしてｎ：１のパケット通信におけるデータの
順序保護を行うことができるが、本発明は１：１のパケ
ット通信の場合にも通用できることはいうまでもない。
順序保護を行うことができるが、本発明は１：１のパケ
ット通信の場合にも通用できることはいうまでもない。
以上説明したように本発明によれば、１：１およびｎ：
１のパケット通信において、送信元アドレスをメモリ部
のアドレスとして使用してシーケンスナンバーを記憶し
、これと受信したバケ、７トのシーケンスナンバーとを
比較することによって、送信元アドレスごとにデータ順
序の管理と、データ順序のエラーの検出を行うことがで
きる。かつこれを、少ないハードウェア規模で容易に実
現することができる。従って本発明によれば、パケット
通信におけるデータ順序保護を効率よく行うことができ
、パケット通信の有用性を増大することが可能となる。
１のパケット通信において、送信元アドレスをメモリ部
のアドレスとして使用してシーケンスナンバーを記憶し
、これと受信したバケ、７トのシーケンスナンバーとを
比較することによって、送信元アドレスごとにデータ順
序の管理と、データ順序のエラーの検出を行うことがで
きる。かつこれを、少ないハードウェア規模で容易に実
現することができる。従って本発明によれば、パケット
通信におけるデータ順序保護を効率よく行うことができ
、パケット通信の有用性を増大することが可能となる。
第１図は本発明の原理的構成を示す図、第２図はパケッ
トのフォーマットを示す図、第３図は本発明の一実施例
を示す図である。 １は送信元アドレス検出部、２はシーケンスメモリ部、
３はデータ順序制御部、４はデータ順序監視部である。
トのフォーマットを示す図、第３図は本発明の一実施例
を示す図である。 １は送信元アドレス検出部、２はシーケンスメモリ部、
３はデータ順序制御部、４はデータ順序監視部である。
Claims (1)
- 【特許請求の範囲】 ｎ：１のパケット通信を行う伝送装置において、受信パ
ケットから送信元アドレスとシーケンス番号とを検出す
る送信元アドレス検出部（１）と、該検出した送信元ア
ドレスごとに受信パケットのシーケンス番号を記憶する
シーケンスメモリ部（２）と、 該シーケンスメモリ部（２）から読み出したシーケンス
番号をインクリメントするデータ順序制御部（３）と、 受信パケットのシーケンス番号とデータ順序制御部（３
）から出力されたシーケンス番号との比較を行って受信
パケットの順序のエラーを検出するデータ順序監視部（
４）とを設け、 ｎ個の対向局に対応して対向局ごとのデータ順序保護を
行うことを特徴とするデータ順序保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110299A JPH0410727A (ja) | 1990-04-27 | 1990-04-27 | データ順序保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110299A JPH0410727A (ja) | 1990-04-27 | 1990-04-27 | データ順序保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410727A true JPH0410727A (ja) | 1992-01-14 |
Family
ID=14532181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110299A Pending JPH0410727A (ja) | 1990-04-27 | 1990-04-27 | データ順序保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244604A (ja) * | 1987-03-31 | 1988-10-12 | Mitsubishi Electric Corp | コイル巻線機 |
| EP0777365A3 (ja) * | 1995-12-01 | 1997-06-25 | Nokia Mobile Phones Ltd | |
| GB2430577A (en) * | 2005-09-23 | 2007-03-28 | Agilent Technologies Inc | Real time monitoring of TCP flows |
-
1990
- 1990-04-27 JP JP2110299A patent/JPH0410727A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244604A (ja) * | 1987-03-31 | 1988-10-12 | Mitsubishi Electric Corp | コイル巻線機 |
| EP0777365A3 (ja) * | 1995-12-01 | 1997-06-25 | Nokia Mobile Phones Ltd | |
| GB2430577A (en) * | 2005-09-23 | 2007-03-28 | Agilent Technologies Inc | Real time monitoring of TCP flows |
| GB2430577B (en) * | 2005-09-23 | 2010-09-22 | Agilent Technologies Inc | Real time monitoring of TCP flows |
| US7945661B2 (en) | 2005-09-23 | 2011-05-17 | Jds Uniphase Corporation | Real time monitoring of TCP flows |
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