JPH05300121A - コード語の変化検出回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビットエラーの場合にコード語の変化を指示
しない、循環的に到来するデータブロックにおけるコー
ド語の変化の検出回路装置。 【構成】 有意コード語を有するマーキングされたデー
タブロック、少なくとも２つの連続的に到来する新しい
データブロックを記憶する少なくとも３つのメモリ２，
３，４を有しているメモリ装置１と、記憶されたデータ
ブロックを比較する比較装置３８と、有意コード語を有
するデータブロックを格納しているメモリの宛先を記憶
することによりマーキングを行い、新しいデータブロッ
クのコード語が等しくかつ新しいデータブロックのコー
ド語がマーキングされたデータブロックのコード語に等
しくないときにのみコード語の変化を検出し、有意コー
ド語を有する新しいデータブロックをマーキングする制
御装置１０とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、循環的に到来するデー
タブロックにおけるコード語の変化を検出するための回
路装置に関する。

【０００２】

【従来の技術】データ伝送装置において、特にデジタル
同期ハイアラーキのデジタル系において、１つのコード
語がデータに加算される。例えば、バーチャルコンテナ
ＶＣ−４の伝送において（ＣＣＩＴＴ勧告Ｇ７０９参
照）、６４バイトのデータブロックの１バイトは１２５
μｓ毎に一緒に伝送される。特定のコード語を有してい
るデータブロックは、新しいコード毎を有するデータブ
ロックが伝送されるまでの所定の期間の間、循環する。
この種のコード語は、例えば、送信機を識別するために
用いられる。これらの循環的に到来するデータブロック
を用いて、コード語がいつ変化したかを検出することが
必要である。しかし、コード語内にビットエラーがある
場合は、コード語の変化を指示する必要はない。

【０００３】ＣＣＩＴＴ勧告Ｇ７０９から（３．１．６
章のポインタ解釈）更に、有意ポインタ値のそれぞれの
変化は、新しいポインタが続けて３回受信されるまでは
無視されることが公知である。

【０００４】

【発明の課題】本発明の課題は、循環的に到来するデー
タブロックにおけるコード語の変化を検出しかつビット
エラーの場合のコード語の変化を指示しない、冒頭に述
べた形式の回路装置を提供することである。

【０００５】

【課題を解決するための手段】この課題は、循環的に到
来するデータブロックにおけるコード語の変化を検出す
る回路装置において、次の特徴によって解決される：回
路装置は、有意コード語を有する１つのマーキングされ
たデータブロックと少なくとも２つの連続的に到来する
新しいデータブロックとを記憶するための少なくとも３
つのメモリと、前記記憶されたデータブロックを比較す
るための比較装置と、制御装置とを備えており、該制御
装置は、前記有意コード語を有するデータブロックを格
納しているメモリの宛先を記憶することによりマーキン
グ作用を行い、前記新しいデータブロックのコード語が
同一でありかつ新しいデータブロックのコード語が前記
マーキングされたデータブロックのコード語と同一でな
いときにのみコード語の変化を検出しかつ有意コード語
を有する新しいデータブロックをマーキングする。

【０００６】本発明のこの回路装置においてその都度１
つのデータブロックが、少なくとも３つのメモリを有し
ているメモリ装置に記憶される。１つのデータブロック
は有意コードを含んでおりかつ連続する新しいデータブ
ロックの前にメモリ装置に読込まれている。スタートに
基づいてまず読出されたデータブロックが、有意コード
語を有するデータブロックと見なされる。この有意コー
ド語を有するデータブロックがマーキングされる。比較
装置が、メモリ装置に記憶されたデータブロックを比較
する。新しいデータブロックのコード語がマーキングさ
れたデータブロックに含まれている有意コード語と同一
であれば、制御装置はコード語の変化を検出しない。こ
のことは、別の複数の新しいデータブロックが異なった
コード語を示すときも維持される。制御装置は、新しい
データブロックのコード語が同一でありかつマーキング
されたデータブロックのコード語が新しいブロックのコ
ード語とは異なっていることにのみコード語の変化を検
出する。この場合、新しい有意コード語を含んでいる新
しいデータブロックがマーキングされる。コード語にビ
ットエラーがある場合、コード毎の変化は検出されな
い。その理由は、新しいデータブロックのすべてが同一
のコード語を有していることがこのような検出に対する
必要条件であるからである。

【０００７】有意コード語を有するデータブロックは、
例えば、常に特定の選択されたメモリに記憶することが
できる。このために、種々のメモリに記憶されたデータ
ブロックの比較後、有意コード語を有するデータブロッ
クが特定の選択されたメモリにロードすることが必要に
なる。このことは、その都度付加的な記憶動作が要求さ
れることを意味する。本発明の回路装置において、有意
コードを有するデータブロックを格納しているメモリが
マーキングされる。制御装置は、有意コード語を有する
データブロックを格納しているメモリを記録する（メモ
リの宛先の記憶）。

【０００８】本発明の実施例においてメモリ装置は３つ
のメモリを有している。１つのメモリはマーキングされ
たデータブロックの記憶のために用いられかつその他の
２つのメモリは新しいデータブロックの記憶のために用
いられる。その場合、２つの新しいデータブロックのコ
ード語が同一でありかつマーキングされたデータブロッ
クのコード語とは異なっているときにコード語の変化を
検出するようにしている。

【０００９】本発明の実施例において、比較装置は３つ
のコンパレータを有している。第１コンパレータは、第
１メモリの記憶内容と第２メモリの記憶内容とを比較
し、第２コンパレータは第２メモリの記憶内容と第３メ
モリの記憶内容とを比較しかつ第３コンパレータは第３
メモリの記憶内容と第１メモリの記憶内容とを比較する
ために設けられている。コンパレータは、制御装置に比
較結果を供給する。比較結果に基づいて、制御装置は、
新しいデータブロックのコード語がマーキングされたデ
ータブロックのコード語と同一であるかどうかまたはデ
ータブロックガ異なったコード語を有しているかどうか
を検出する。

【００１０】本発明の実施例において、制御装置は自動
制御ユニットとプロセッサとを有している。自動制御ユ
ニットは、メモリ装置における記憶プロセスを制御し、
比較装置から供給される比較結果を評価しかつコード語
の変化をプロセッサに通報するために用いられる。プロ
セッサは、有意コード語を有するマーキングされたデー
タブロックをメモリ装置から読出しかつこのコード語を
処理する。自動制御ユニットは、例えば、使用の集積回
路の部分を形成しかつ状態図またはフローチャートによ
って規定することができる。自動制御ユニットがプロセ
ッサからタイムクリチカルな機能を引受けるので、有意
コード語の読出しの後にプロセッサは単に、コード語の
評価を行う必要があるだけである。

【００１１】自動制御ユニットはまた、プロセッサに、
どのメモリが有意コード語を有するデータブロックを格
納しているかを知らせる。この情報によって、プロセッ
サはそのメモリから有意コード語の選択的な読出しを行
うことができる。

【００１２】この回路装置は、デジタルハイアラーキ系
に使用することができる。その理由は、コード語を有す
るデータブロックはこのような系では循環的に繰り返し
現れるからである。

【００１３】

【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。

【００１４】図１には、循環的に到来するデータブロッ
クにおけるコード語の変化を検出するための回路装置の
実施例が示されている。この回路装置は、３つのメモリ
２ないし４から成るメモリ装置１を有している。メモリ
２ないし４はそれぞれ、例えば、６４バイトを有する１
つのデータブロックを記憶する。その場合１２５μｓ毎
にデータブロックの１バイトをメモリ装置１に供給する
ことができる。データブロックのこのような１バイト
は、例えば、デジタル同期ハイアラーキを有しているデ
ジタル伝送系におけるバーチャルコンテナＶＣ−４を用
いて伝送される（ＣＣＩＴＴ勧告Ｇ７０９参照）。

【００１５】データブロックを供給するこの種のデジタ
ル同期ハイアラーキの回路はまた、線路５を介して１２
５μｓ毎にこの回路装置にパルスＩＭＰを供給する。こ
の種のパルスＩＭＰは、データブロックのバイトの始め
を識別する。ラッチ６がデータブロックのバイトを受信
しかつパルスＩＭＰの正の縁が現れるときその都度バイ
トをサンプリングする。線路５は、３つのＡＮＤゲー７
ないし９のの１つの入力側にも接続されている。制御装
置１１の一部を形成する自動制御ユニット１０は、イネ
ーブル信号Ｓ１をＡＮＤゲート７の別の入力側に供給
し、イネーブル信号Ｓ２をＡＮＤゲート８の別の入力側
に供給しかつイネーブル信号Ｓ３をＡＮＤゲート９の別
の入力側に供給する。線路５は、メモリ２ないし４に対
する書込みおよび読出しアドレスを発生する modulo−
６４−カウンタ１２のクロック入力側にも接続されてい
る。このカウンタの出力側は、メモリ２ないし４の書込
みアドレス入力側１４ないし１６に接続されている。ラ
ッチ６の出力側は、メモリ２ないし４のデータ入力側１
７ないし１９に接続されている。メモリ２ないし４のデ
ータ入力側１７ないし１９は、パルスＩＭＰの正の縁が
ＡＮＤゲート７ないし９を介してメモリ２ないし４の関
連の書込みイネーブル入力側２０ないし２２に供給され
たときにのみイネーブル化される。自動制御ユニット１
０は、それもまた制御装置１１の部分を形成しているプ
ロセッサ１３によって（端子Ｒを介して）リセットする
ことができ、かつ同期の目的でカウンタ１２は自動制御
ユニット１０に、接続線を介して、カウント値６３に達
したことを通報する。

【００１６】カウンタ１２の出力側は、メモリ２ないし
４の読出しアドレス入力側２３ないし２５にも接続され
ている。読出しアドレスがメモリ２ないし４の読出しア
ドレス入力側２３に供給されたとき、データブロックの
１組のバイトは、それぞれのデータ出力側２６ないし２
８において直接取出し可能になる。メモリ２のデータ出
力側２６はコンパレータ３５の入力側２９およびコンパ
レータ３７の入力側３４に接続されている。コンパレー
タ３６は２つの入力側３０および３３を有している。入
力側３０は、メモリ３のデータ出力側２７およびコンパ
レータ３５の入力側３２に接続されている。コンパレー
タ３６の別の入力側３３は、メモリ４のデータ出力側２
８およびコンパレータ３７の入力側３１に対する接続線
と接続されている。コンパレータ３５ないし３７は、比
較装置３８を成している。コンパレータ３５ないし３７
の比較結果は、それぞれの出力側３９ないし４１を介し
て自動制御ユニット１０に伝送される。

【００１７】パルスＩＭＰの正の縁に基づいて、データ
ブロックの１バイトがラッチ６に書込まれかつそれは短
い遅延の後にラッチの出力側に現れる。パルスＩＭＰは
また、カウンタ１２が増分計数されるように作用するの
で、このカウンタは新しい書込みアドレスをメモリ２な
いし４の書込みアドレス入力側１４ないし１６に供給す
る。ラッチ６に記憶されていたデータブロックバイト
も、メモリ２ないし４のデータ入力側１７ないし１９に
現れる。パルスＩＭＰの正の縁がイネーブル入力側２０
ないし２２に現れたとき、１バイトがメモリ２ないし４
に書込まれる。このパルスＩＭＰは、自動制御ユニット
１０がＡＮＤゲート７ないし９の１つにイネーブル信号
Ｓ１ないしＳ３を供給したときにのみ、イネーブル入力
側２０ないし２２に達することができる。

【００１８】回路装置が定常状態にあるとき、それぞれ
のメモリにおいて少なくとも１つのデータブロックの２
ないし４バイトが使用可能であるものとすることができ
る。カウンタ１２によって発生されたアドレスも、メモ
リ２ないし４の読出しアドレス入力側２３ないし２５に
現れる。メモリ２ないし４のデータ出力側２３ないし２
５は、読出しアドレスが読出しアドレス入力側２３ない
し２５に現れたとき、データブロックの１バイトを供給
する。コンパレータ３５ないし３７は、データ出力側２
６ないし２８から供給されたバイトが同一であるかどう
かを検査する。それぞれのコンパレータ３５ないし３７
の比較結果は、自動制御ユニット１０に供給され、制御
ユニットは数個の比較結果に基づいてプロセッサ１３に
対して信号を発生する。

【００１９】次に、自動制御ユニット１０の演算過程を
説明する。

【００２０】 メモリＡ：＝メモリ２； イネーブル信号ＳＡ：＝１ 第１のデータブロックをメモリＡに書込む（６４バイ
ト）； ＮＤＢ：＝０ フラグ１： イネーブル信号ＳＡ１：＝１ データブロックをメモリＡ１に書込む（６４バイト）； イネーブル信号ＳＡ２：＝１ データブロックをメモリＡ２に書込む（６４バイト）； メモリＡの内容はメモリＡ１の内容と同一であるか？ イエス：メモリＡの内容はメモリＡ２の内容と同一であ
るか？ イエス：ＮＤＢ：＝１； フラグ１にジャンプ； ノー： フラグ１にジャンプ； ノー： メモリＡの内容はメモリＡ２の内容と同一であ
るか？ イエス：フラグ１にジャンプ； ノー： メモリＡ１の内容はメモリＡ２の内容と同一で
あるか？ イエス：ＮＤＢ：＝０； 転送信号のセット； プロセッサが新しいデータブロックを受取ったとき、転
送信号を消去； メモリの変化：Ａ：＝Ａ１，Ａ１：＝Ａ２，Ａ２：＝
Ａ； イネーブル信号の変化：ＳＡ：＝ＳＡ１，ＳＡ１：＝Ｓ
Ａ２， ＳＡ２＝ＳＡ； フラグ１へのジャンプ； ノー： ＮＤＢ：＝１； フラグ１へのジャンプ； まずスタート後の過程について説明する。メモリ２には
宛先Ａが与えられかつイネーブル信号ＳＡは“１”にセ
ットされる。最初はイネーブル信号Ｓ１に相応するイネ
ーブル信号ＳＡはメモリ２をイネーブル化する。このイ
ネーブル信号ＳＡは６４バイトの持続時間を有してい
る。そのとき自動制御ユニットは、“１”でありかつ接
続線を介してプロセッサ１３に供給される信号ＮＤＢを
発生する。信号ＮＤＢが“０”にセットされると、プロ
セッサに、新しい有意のデータブロックが検出されたこ
とが通報される。スタート後はこのことは、新しい有意
コード語を有するデータブロックがメモリ２に書込まれ
たことを意味する。

【００２１】スタートの後プロセスはフラグ１によって
始まるループにジャンプし、そこですべてのデータブロ
ックの最初のものがメモリＡ１に書込まれる。このため
に、初期状態ではイネーブル信号Ｓ２であるイネーブル
信号ＳＡ１は“１”にセットされる。続いて、１つのデ
ータブロックがメモリＡ２に書込まれる。このためにイ
ネーブル信号ＳＡ２も“１”にセットされている。最初
このイネーブル信号ＳＡ２はイネーブル信号Ｓ３と同一
である。スタート後、メモリＡ１はメモリ３でありかつ
メモリＡ２はメモリ４である。

【００２２】続いて、自動制御ユニット１０は、メモリ
Ａの内容がメモリＡ１の内容に等しいかどうかを検査す
る。それから相応のコンパレータ３９ないし４１は、デ
ータブロックのそれぞれのバイトに対する比較結果を自
動制御ユニット１０に供給する。メモリＡの内容がメモ
リＡ１の内容に等しければ、メモリＡの内容がメモリＡ
２の内容に等しいかどうかが検査される。等しければ、
新しいデータブロックは存在せずかつ信号ＮＤＢは
“１”にセットされ、即ちプロセッサ１３に、新しいデ
ータブロックは存在しないことが通報される。この後、
プロセスはフラグ１に戻る。メモリＡの内容がメモリＡ
２の内容に等しくなければ、この場合もフラグ１に戻る
ことになる。

【００２３】メモリＡの内容がメモリＡ１の内容と同一
でないことが明らかになれば、続いてメモリＡの内容が
メモリＡ２の内容と等しいかどうかが検査される。等し
い場合、プロセスはフラグ１に戻る。メモリＡの内容が
メモリＡ２の内容に等しくなければ、メモリＡ１および
Ａ２の内容が同一であるかどうかが検査される。それら
が等しければ、新しいデータブロックが存在しかつＮＤ
Ｂ信号は“０”にセットされる。この信号ＮＤＢはプロ
セッサ１３に供給される。続いて、転送信号がセットさ
れかつ線路５４を介してプロセッサ１３に供給される。
続いて、新しい有意コード語を有するデータブロックが
メモリＡ１からプロセッサ１３に伝送され、プロセッサ
は線路５４を介して応答信号をセットする。自動制御ユ
ニット１０がこの応答信号を受信したとき、それは転送
信号を消去する。続いて、そのときのメモリＡ１が新し
いメモリＡとして選択され、そのときのメモリＡ２がメ
モリＡ１として選択され、かつそのときのメモリＡがメ
モリＡ２として選択される。それに応じて、イネーブル
信号ＳＡ，ＳＡ１およびＳＡ２の、イネーブル信号Ｓ
１，Ｓ２およびＳ３に対する対応が変化する。このよう
にしてメモリおよび関連のイネーブル信号の循環的な配
列替えが行われる。この後にフラグ１に戻る。メモリＡ
の内容がメモリＡ２の内容と等しくなければ、新しいデ
ータブロックは存在しないが、ビットエラーが存在す
る。それ故に、信号ＮＤＢは“１”にセットされる。続
いて、フラグ１に戻る。

【００２４】自動制御ユニット１０において、宛先“メ
モリＡ，Ａ１およびＡ２”は、有意コード語を有するデ
ータブロックを格納しているメモリ２ないし４をマーキ
ングするために使用される。これは常に、メモリＡであ
る。

【００２５】新しいコード語は、まだ説明していない素
子を用いてプロセッサ１３にロードされる。メモリ２な
いし４は更に、読出しアドレス入力側４２ないし４４お
よびデータ出力側４５ないし４７を有している。これら
データ出力側４５ないし４７は、メモリ２ないし４のイ
ネーブル入力側４８ないし５０にイネーブル信号が現れ
るときに、イネーブル化される。イネーブル入力側４８
ないし５０はそれぞれ、ＡＮＤゲート５１ないし５３の
１つに接続されており、これらＡＮＤゲートにはプロセ
ッサ１３からパルスが供給されかつ自動制御ユニット１
０からはイネーブル信号Ｌ１ないしＬ３が供給される。
自動制御ユニット１０は、新しい有意コード語を有する
新しいデータブロックが検出されたときに、イネーブル
信号Ｌ１ないしＬ３を発生する。プロセッサ１３に、新
しいデータブロックが現れた（ＮＤＢは“１”）ことが
通報された後、このプロセッサは循環的にデータブロッ
クの６４バイトに対する読出しアドレスを発生し、それ
らはそれからメモリ２ないし４のデータ出力側４５ない
し４７の１つを介してプロセッサ１３に供給される。こ
れより前に、自動制御ユニット１０は、新しいデータブ
ロックを含んでいるメモリ２ないし４をイネーブル化し
ている。新しい有意コード語を有するデータブロックの
それぞれの新しいバイトに対して、パルスがＡＮＤゲー
ト５１ないし５３に供給されている。

【００２６】自動制御ユニット１０には、周波数がデー
タブロックの連続するバイトの周波数の整数倍であるク
ロック信号Ｔが供給される。プロセッサがコード語を評
価した後、このことは、例えば、デジタル同期ハイアラ
ーキ系におけるＶＣ−４コンテナの別の転送に対する制
御信号を導出するために別の回路素子に通報される。

【００２７】

【発明の効果】ここで説明した回路装置は、ビットエラ
ーが生じないときにのみ新しい有意コード語が受入れら
れるという利点を有している。このことは、２つの新た
に到来するデータブロックは同じ内容を有しているべき
だという事実によって保証されている。

【図面の簡単な説明】

【図１】本発明の、循環的に到来するデータブロックに
おけるコード語の変化を検出する回路装置の実施例のブ
ロック図である。

【符号の説明】

１ メモリ装置（２，３，４ メモリ）、 １１ 制御
装置（１０ 自動制御ユニット）、 １２ カウンタ、
１３ プロセッサ、 ３８ 比較装置（３５，３６，
３７ コンパレータ）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 循環的に到来するデータブロックにおけ
   るコード語の変化を検出するための回路装置において、 該回路装置は、有意コード語を有する１つのマーキング
   されたデータブロックと少なくとも２つの連続的に到来
   する新しいデータブロックとを記憶するための少なくと
   も３つのメモリ（２，３，４）と、前記記憶されたデー
   タブロックを比較するための比較装置（３８）と、制御
   装置（１０）とを備えており、該制御装置は、前記有意
   コード語を有するデータブロックを格納しているメモリ
   （２，３，４）の宛先を記憶することによりマーキング
   作用を行い、前記新しいデータブロックのコード語が同
   一でありかつ新しいデータブロックのコード語が前記マ
   ーキングされたデータブロックのコード語と同一でない
   ときにのみコード語の変化を検出しかつ有意コード語を
   有する新しいデータブロックをマーキングすることを特
   徴とするコード語の変化検出回路装置。
2. 【請求項２】 メモリ装置（１）は３つのメモリ（２，
   ３，４）を有しておりかつ１つのメモリはマーキングさ
   れたデータブロックの記憶のために用いられかつ２つの
   別のメモリは新しいデータブロックの記憶のために用い
   られる請求項１記載のコード語の変化検出回路装置。
3. 【請求項３】 比較装置（３８）は３つのコンパレータ
   （３５，３６，３７）を有しており、第１のコンパレー
   タ（３５）は、第１のメモリ（２）の内容と第２のメモ
   リ（３）の内容とを比較し、第２のコンパレータ（３
   ６）は、第２のメモリ（３）の内容と第３のメモリ
   （４）の内容とを比較し、かつ第３のコンパレータ（３
   ７）は、第３のメモリ（４）と第１のメモリ（２）の内
   容とを比較し、かつ前記３つのメモリ（３５，３６，３
   ７）は、比較結果を前記制御装置（１０）に供給する請
   求項１または２記載のコード語の変化検出回路装置。
4. 【請求項４】 制御装置（１０）は、自動制御ユニット
   とプロセッサとを有しており、該自動制御ユニットは、
   メモリ装置（１）における記憶プロセスを制御し、前記
   比較装置（３８）にから供給された比較結果を評価しか
   つコード語の変化を前記プロセッサスに通報し、かつ該
   プロセッサは、有意コードを有するマーキングされたデ
   ータブロックをメモリ装置（１）から読出しかつコード
   語を処理する請求項１から３までのいずれか１項記載の
   コード語の変化検出回路装置。
5. 【請求項５】 自動制御ユニットは、有意コード語を有
   するデータブロックを格納しているメモリの宛先をプロ
   セッサに伝達する請求項４記載のコード語の変化検出回
   路装置。
6. 【請求項６】 デジタル同期ハイアラーキ系に使用され
   る請求項１から５までのいずれか１項記載のコード語の
   変化検出回路装置。