JPH0410807A - クロック信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック信号発生回路に係り、たとえばディ
ジタルストレージオシロスコープ等の波形記憶装置に利
用できるクロック信号発生回路に関するものである。

〔従来の技術〕

第４図は、従来のクロック信号発生回路の一例を示すブ
ロック構成図である。

同図は、反転回路と遅延回路の帰還回路からなるもので
あり、トリガ信号によってイネーブルされ、入力信号を
反転する信号反転手段１０と、該信号反転手段の出力信
号を可変遅延時間だけ遅延させ、前記入力信号として一
前記反転手段へ帰還する遅延手段２と、からなるものが
知られている（特開昭６２−２０７０２５号参照）。

そして、前記遅延手段２としては、たとえば。

特開昭６０−２３３９１２号公報に示されるような可変
遅延回路を用いている。

このような構成からなるクロック信号発生回路は、前記
遅延手段２において設定された遅延時間に対応した周期
のタロツク信号が図中ＯＵＴ端子から出力されるように
なっている。

〔発明が解決しようとする課題〕

しかしながら、前述の従来技術において、前記可変遅延
回路は、入出力端子間に直列接続した複数のインダクタ
と、このインダクタの各接続点および接地間に接続した
容量素子とを備え、該容量素子はコンデンサと可変容量
ダイオードとの直列回路よりなり、前記可変容量ダイオ
ードと前記コンデンサとの接続点に抵抗を介して制御電
圧を印加して遅延時間を連続的に調整可能にするもので
ある。

このため、その遅延時間の調整において、コンデンサの
容量変化にともなう特性インピーダンスの変化によって
、終端した伝送線路のマツチングがとれなくなるという
問題があった。

また、前記可変遅延回路は、上述したように多数の部品
を用いたものとなっており、構成を複雑にしていたもの
であった。

それ故、本発明はこのような事情に基づいてなされたも
のであり、その目的とするところのものは、極めて簡単
な構成にも拘らず、特性インピーダンスの変化をなくし
、クロック周波数を可変することができるクロック信号
発生回路を提供することにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、基本的には
、反転回路と遅延回路の帰還回路から構成されているク
ロック信号発生回路において、前記反転回路はコンパレ
ータから構成され、かつ前記コンパレータにはそのヒス
テリシス幅を可変する手段が設けられていることを特徴
とするものである。

〔作用〕

このように、反転回路をコンパレータによって構成し、
このコンパレータにはそのヒステリシス幅を可変する手
段を備えることによって、クロック信号のクロック周波
数を前記ヒステリシス幅の可変に応じて変化させること
ができるようになる。

また、コンパレータのビステリシス幅の可変は、従来の
ように容量を変化させるものではないことから、特性イ
ンピーダンスは変化することがなくなる。

さらに、構成においても多数の部品を用いることもなく
なる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

第１図は、本発明によるクロック信号発生器の一実施例
を示すブロック構成図である。

トリガ信号が入力される一端子を入力端子ＡとするＡＮ
Ｄ回路１があり、その出力端子はＯＵＴ端子となってい
るとともに、該出力端子からの出力は遅延手段であるデ
イレーライン２を介して反転手段であるコンパレータ３
の一端子に入力されるようになっている。このコンパレ
ータ３の子端子は、可変抵抗器４を介して接地されてい
るとともに、出力端子との間に抵抗５が介在されている
。

前記抵抗５と可変抵抗４は、これによって前記コンパレ
ータ３にヒステリシスを持たせるようになっており、前
記可変抵抗４を可変させることにより、前記ヒステリシ
スの幅が可変するようになっている。

そして、前記コンパレータ３の出力端子からの出力は前
記ＡＮＤ回路１の他の入力端子に入力されるようになっ
ている。

このような構成からなるクロック信号発生回路において
、入力端子Ａからの信号が１１　ＨＩ＋レベルになると
ＡＮＤ回路１の出力は、“Ｌ　Ｉ＋レレベ→１１　ＨＩ
Ｔレベルへと変化する。前ＥＡＮＤ回路１の出力はデイ
レーライン２を介して遅延され、この遅延された出力が
前記コンパレータ３に入力されるようになる。これによ
り前記コンパレータ３の入力Ｂが゛′Ｈ″レベルに変化
するようになると、コンパレータ３の出力ＣはＮ　Ｌ　
Ｉ″レベル変化するようになる。前記出力Ｃが゛′Ｌ″
レベルに変化すると前記ＡＮＤ回路１の出力は“１Ｌ″
レベルになる。

以上の動作が繰り返されることによって、前記ＡＮＤ回
路１の出力端子であるＯＵＴ端子からはクロック信号と
して発振した信号が得られることになる。

ここで、前記コンパレータ３は、抵抗５と可変抵抗４に
よりヒステリシスを持たせてあり、前記可変抵抗４を可
変させることにより、前記ヒステリシスの幅が可変する
。

このような構成および動作における各部の信号波形図を
第２図に示す。なお、同図におけるＢ信号およびＣ信号
は第１図におけるＢ信号およびＣ信号にそれぞれ対応し
ている。

図中■は、前記ＡＮＤ回路１とデイレーライン２をとも
に通過した際の合計の遅延量を示している。この図にお
いては、理解を容易にするため信号波形の立上り時間、
および立下り時間を大きくして示している。同図（ａ）
は、ヒステリシス幅が大きい場合を示し、同図（ｂ）は
、ヒステリシス幅が小さい場合を示している。同図（ａ
）、および同図（ｂ）いずれの場合においても、コンパ
レータ３からの出力Ｃの立下り後において、図中■に示
す遅延を経てＢが立下がるようになっている。

この場合、前記コンパレータ３の子端子に印加されてい
る電圧りの差により、コンパレータ３からの出力Ｃが変
化するタイミングが異なるようになる。ヒステリシス幅
が大きいほど前記出力Ｃの変化するタイミングが遅くな
る。

次に、前記出力Ｃが立上がる場合も同様に図中■に示す
遅延量の後に出力Ｂが立上がるようになる。しかし、こ
の場合において、前記コンノ（レータ３の子端子に印加
されている電圧りの差により、前記出力Ｃのタイミング
が前述の様に異なる。

このことから明らかなように、前記コンパレータ３のヒ
ステリシス幅を可変させることによりクロック周波数を
可変できるようになる。

第３図は、本発明によるクロック信号発生回路の他の実
施例を示すブロック構成図である。基本構成は第１図と
同じであるが、周波数カウンタ６が前記ＯＵＴ端子にお
けるクロック周波数をカウントし、そのカウント値をマ
イクロコンピュータ９が読み込み、Ｄ／Ａ変換回路７に
よって前記カウント値に対応するアナログ値Ｆを出力す
るようになっている。

一方、第１図に示した可変抵抗４の代わりにＭＯＳＦＥ
Ｔ８があり、このＭＯＳＦＥＴ８のゲートには、前記Ｄ
／Ａ変換回路７からの前記カウント値に対応するアナロ
グ値Ｆが印加されるようになっている。

このようにすることによって、前記ＭＯ８ＦＥＴ８は、
第１図の可変抵抗４と等価な働きをするようになる。

以上、説明したように、本実施例によれば、デイレーラ
イン２の遅延量を変化させることなしに、クロック周波
数を可変することが可能となる。故に、安定性の良い分
布定数型のデイレーラインを使用することもできるよう
になるとともに、デイレーラインの遅延量を変化させる
に必要となる多数の部品を使用しなくて済むようになる
。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上説明したことから明らかなように、本発明によるク
ロック信号発生回路によれば、極めて簡単な構成にも拘
らず、特性インピーダンスの変化をなくし、クロック周
波数を可変することができるようになる。

【図面の簡単な説明】

第１図は、本発明によるクロック信号発生回路の一実施
例を示すブロック構成図、 第２図（ａ）、（ｂ）は、第１図のブロック構成図にお
ける各部の信号波形図、 第３図は、本発明によるクロック信号発生回路の他の実
施例を示すブロック構成図、 第４図は、従来のクロック信号発生回路の一例を示すブ
ロック構成図である。 図中、１・・・ＡＤＮ回路、２・・・デイレーライン。 ３・・・コンパレータ、４・・・可変抵抗、５・・抵抗
、６・・・周波数カウンタ、７・・・Ｄ／Ａ変換回路、
８・・・ＭＯＳＦＥＴ、９・・・マイクロコンピュータ
、１０・・・ＮＡＮＤ回路。

Claims (1)

【特許請求の範囲】
1. （１）反転回路と、遅延回路を用いた帰還回路から構成
   されているクロック信号発生回路において、前記反転回
   路はコンパレータから構成され、かつ前記コンパレータ
   にはそのヒステリシス幅を可変する手段が設けられてい
   ることを特徴とするクロック信号発生回路。