JPS63236409A - 遅延時間制御回路 - Google Patents
遅延時間制御回路Info
- Publication number
- JPS63236409A JPS63236409A JP62070623A JP7062387A JPS63236409A JP S63236409 A JPS63236409 A JP S63236409A JP 62070623 A JP62070623 A JP 62070623A JP 7062387 A JP7062387 A JP 7062387A JP S63236409 A JPS63236409 A JP S63236409A
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- JP
- Japan
- Prior art keywords
- output
- delay time
- comparator
- flip
- flop
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高精度のタイミング−散性を必要とする例え
ばICテスタ、LOGIO5COPE等のタイミングス
キューを補正する遅延時間制御回路に関する。
ばICテスタ、LOGIO5COPE等のタイミングス
キューを補正する遅延時間制御回路に関する。
従来の技術
従来、この種の遅延時間制御回路は、第3図に示すよう
に、適正なインダクタLとキャパシタCによるネットワ
ークからタップ1. 2. 3. ・・・nを取り出
すことによって、又はこのネットワークを直列に接続す
ることによって遅延時間を段階的に変えるように構成さ
れている。
に、適正なインダクタLとキャパシタCによるネットワ
ークからタップ1. 2. 3. ・・・nを取り出
すことによって、又はこのネットワークを直列に接続す
ることによって遅延時間を段階的に変えるように構成さ
れている。
第3図において、ネットワークから取り出したタップ1
. 2. 3・・・nの遅延時間τdはτ d = n
L C で与えられる。ここでnはタップの番号である。
. 2. 3・・・nの遅延時間τdはτ d = n
L C で与えられる。ここでnはタップの番号である。
この回路系は、分布定数回路でも実現でき、その場合の
LとCは単位長あたりの値となる。
LとCは単位長あたりの値となる。
発明が解決しようとする問題点
しかしながら、上記従来の遅延時間制御回路では、遅延
時間がインダクタLとキャパシタCで決定される為、正
確な遅延時間を実現するためには、それらの正確な値が
要求され、これはコストの上昇につながる。さらに、イ
ンダクタLとキャパシタCによって構成される個々のネ
ットワークの遅延時間のばらつきにより、これらを接続
した際のりニアリティを向上させることが難しかった。
時間がインダクタLとキャパシタCで決定される為、正
確な遅延時間を実現するためには、それらの正確な値が
要求され、これはコストの上昇につながる。さらに、イ
ンダクタLとキャパシタCによって構成される個々のネ
ットワークの遅延時間のばらつきにより、これらを接続
した際のりニアリティを向上させることが難しかった。
これに加え、ins以下の時間を補正する必要のある■
Cテスタ、LOGICscopg等においては、インダ
クタLとキャパシタCのネットワークの周辺に位置する
諸口路の伝搬遅延時間のばらつきの遅延特性に与える影
響が大きかった。
Cテスタ、LOGICscopg等においては、インダ
クタLとキャパシタCのネットワークの周辺に位置する
諸口路の伝搬遅延時間のばらつきの遅延特性に与える影
響が大きかった。
本発明は、このような従来の問題を解決するものであり
、高精度で高速性に優れた遅延時間制御回路を提供する
ことを目的とするものである。
、高精度で高速性に優れた遅延時間制御回路を提供する
ことを目的とするものである。
問題点を解決するだめの手段
本発明は上記目的を達成するために、入力パルス信号の
立上がりによってセットされ出力パルス信号の立上りに
よってリセットされるフリップ70ツブと、このフリッ
プフロップの出力によって制御される鋸歯状波発生回路
と、遅延時間に対応した入力データ値をセットするD/
Aコンバータと、このD/Aコンバータからの基準電圧
と前記鋸歯状波発生回路からのランプ波形電圧とを比較
するコンパレータを備え、このコンパレータ出力を前記
出力パルス信号として用いることで、前記入力パルス信
号から一定時間間隔毎に任意に設定し得る遅延時間だけ
遅れた遅延パルスを、前記コンパレータより得るように
したものである。
立上がりによってセットされ出力パルス信号の立上りに
よってリセットされるフリップ70ツブと、このフリッ
プフロップの出力によって制御される鋸歯状波発生回路
と、遅延時間に対応した入力データ値をセットするD/
Aコンバータと、このD/Aコンバータからの基準電圧
と前記鋸歯状波発生回路からのランプ波形電圧とを比較
するコンパレータを備え、このコンパレータ出力を前記
出力パルス信号として用いることで、前記入力パルス信
号から一定時間間隔毎に任意に設定し得る遅延時間だけ
遅れた遅延パルスを、前記コンパレータより得るように
したものである。
作用
本発明は上記のような構成により次のような作用を有す
る。
る。
すなわち、入力パルス信号の立上りによってフリップフ
ロップがセットされると、鋸歯状波発生回路においてラ
ンプ波形電圧を出力する。このランプ波形電圧と1)/
Aコンバータからの基準電圧とはコンパレータによって
比較され、ランプ波形電圧と基準電圧とが一致した時点
でコンパレータ出力が立上る。
ロップがセットされると、鋸歯状波発生回路においてラ
ンプ波形電圧を出力する。このランプ波形電圧と1)/
Aコンバータからの基準電圧とはコンパレータによって
比較され、ランプ波形電圧と基準電圧とが一致した時点
でコンパレータ出力が立上る。
このコンパレータ出力はフリップフロップをリセットし
、これにより鋸歯状波発生回路の出力電圧(ランプ波形
電圧)は低下し始め、この出力電圧が基準電圧と再び一
致した時点でコンパレータ出力は立下り、遅延パルスを
形成する。
、これにより鋸歯状波発生回路の出力電圧(ランプ波形
電圧)は低下し始め、この出力電圧が基準電圧と再び一
致した時点でコンパレータ出力は立下り、遅延パルスを
形成する。
実施例
第1図は本発明の一実施例である遅延時間制御回路の概
略構成を示すブロック図であり、第2図は第1図の各部
信号のタイミングチャートである。
略構成を示すブロック図であり、第2図は第1図の各部
信号のタイミングチャートである。
第1図及び第2図において、11は遅延時間をデータの
とじて入力し遅延時間に対応した基準電圧■を作る為の
D / Aコンバータ、12は時間基準となる入力パル
ス信号(トリガパルス)■の立上りでセットされ、後述
のコンパレータ14の出力パルス信号■の立上りでリセ
ットされるフリップフロップ、13はフリップフロップ
12の出力信号■によって制御される鋸歯状波発生回路
、14はその発生回路13の鋸歯状波出力(ランプ波形
)■と前記D/Aコンバータ11の基準電圧出力■とを
比較し、その出力を遅延パルス出力とし同時に7リツプ
フロノプ12のリセット信号として用いるコンパレータ
である。
とじて入力し遅延時間に対応した基準電圧■を作る為の
D / Aコンバータ、12は時間基準となる入力パル
ス信号(トリガパルス)■の立上りでセットされ、後述
のコンパレータ14の出力パルス信号■の立上りでリセ
ットされるフリップフロップ、13はフリップフロップ
12の出力信号■によって制御される鋸歯状波発生回路
、14はその発生回路13の鋸歯状波出力(ランプ波形
)■と前記D/Aコンバータ11の基準電圧出力■とを
比較し、その出力を遅延パルス出力とし同時に7リツプ
フロノプ12のリセット信号として用いるコンパレータ
である。
次に上記実施例の動作について説明する。
先ず、D/Aコンバータ11に遅延時間に対応した入力
データのをストローブ信号■を用いて取り込み、鋸歯状
波出力■に対する比較基準電圧■を作る。
データのをストローブ信号■を用いて取り込み、鋸歯状
波出力■に対する比較基準電圧■を作る。
次に、時間基準となる入カトリガバルス信号■をフリッ
プフロップ12に入力する。するとその信号■の立上シ
によってフリップフロップ12の出力■がセクトされ、
これを受けて鋸歯波発生回路13が、例えば定電流でコ
ンデンサCをチャージし、そのコンデンサC両端の電圧
を取り出す等の方法により、一定の勾配(傾き)をもっ
た波形、つまりランプ波形(鋸歯状波)■を発生させる
。
プフロップ12に入力する。するとその信号■の立上シ
によってフリップフロップ12の出力■がセクトされ、
これを受けて鋸歯波発生回路13が、例えば定電流でコ
ンデンサCをチャージし、そのコンデンサC両端の電圧
を取り出す等の方法により、一定の勾配(傾き)をもっ
た波形、つまりランプ波形(鋸歯状波)■を発生させる
。
そして、そのランプ波形の電圧(鋸歯状波発生回路の出
力電圧)■がD/Aコンバータ11の出力電圧(基準電
圧)■に一致した時点で、コンパレータ14の出力■が
立上シ、フリップフロップ12がリセットされる。
力電圧)■がD/Aコンバータ11の出力電圧(基準電
圧)■に一致した時点で、コンパレータ14の出力■が
立上シ、フリップフロップ12がリセットされる。
これを受けて、鋸歯状波発生回路13は、定電流でコン
デンサCを放電させ、その出力電圧■は一定割合で低下
する。
デンサCを放電させ、その出力電圧■は一定割合で低下
する。
ここで、その出力電圧■が基準電圧■に再び一致した時
点で、コンパレータ14の出力のは立下る。
点で、コンパレータ14の出力のは立下る。
これにより、入力トリガパルス信号■の立上りから遅延
時間td (第2図の■参照)だけ遅れた出力パルス(
遅延パルス)■が形成され、系は初期の状態へ戻る。
時間td (第2図の■参照)だけ遅れた出力パルス(
遅延パルス)■が形成され、系は初期の状態へ戻る。
尚、この実施例においてフリップフロップ12は、コン
デンサCに接続する2種類の定電流源の切り替えを行っ
ており、コンパレータ14の出力パルス(遅延パルス)
幅は系の遅れ要素によって決定される。
デンサCに接続する2種類の定電流源の切り替えを行っ
ており、コンパレータ14の出力パルス(遅延パルス)
幅は系の遅れ要素によって決定される。
このように上記実施例によれば、遅延時間tdは鋸歯状
波■の勾配とD/Aコンバータ11への設定データ(遅
延時間に対応した出力データ値)のとによって決定され
る為、鋸歯状波発生回路13における適正なコンデンサ
容量又は定電流源の電流値を選択したり、D/Aコンバ
ータ11の出力電圧にオフセット電圧を加えたりするこ
とで、容易に任意の遅延時間領域を実現できる。
波■の勾配とD/Aコンバータ11への設定データ(遅
延時間に対応した出力データ値)のとによって決定され
る為、鋸歯状波発生回路13における適正なコンデンサ
容量又は定電流源の電流値を選択したり、D/Aコンバ
ータ11の出力電圧にオフセット電圧を加えたりするこ
とで、容易に任意の遅延時間領域を実現できる。
また、D/Aコンバータ11を用いて基準電圧■を作る
為、遅延時間間隔の精度が良く、回路定数の精度を上げ
ることによって遅延時間の精度を高めることかできる。
為、遅延時間間隔の精度が良く、回路定数の精度を上げ
ることによって遅延時間の精度を高めることかできる。
更に、その動作原理より鋸歯状波のりニアリティを向上
させることにより、リニアリティの優れた遅延特性を得
ることができる。
させることにより、リニアリティの優れた遅延特性を得
ることができる。
発明の効果
本発明は上記実施例より明らかなように、以下に示す効
果を有する。
果を有する。
(1) D/Aコンバータを用いているので、遅延時
間を一定時間間隔毎にプログラマブルに設定できる。
間を一定時間間隔毎にプログラマブルに設定できる。
(2)入力トリガパルス信号によってランプ波形を発生
させ、それがD / Aコンバータの出力電圧(基準電
圧)に達するまでの時間を遅延時間としているので、適
正なランプ波形の勾配を選びD/Aコンバータの出力電
圧にオフセット電圧を加えることによって、任意の遅延
時間領域を容易に得ることができる。
させ、それがD / Aコンバータの出力電圧(基準電
圧)に達するまでの時間を遅延時間としているので、適
正なランプ波形の勾配を選びD/Aコンバータの出力電
圧にオフセット電圧を加えることによって、任意の遅延
時間領域を容易に得ることができる。
(3)更に、ランプ波形の勾配又はD/Aコンバータの
出力電圧を調整することにより、周辺の諸口路内にある
各種素子の伝搬遅延時間のばらつきの遅延特性に与える
影響を補正でき、全体として高精度な遅延時間を実現で
きる。また、鋸歯状波のりニアリティの向上により、リ
ニアリティの優れた遅延特性が得られる。
出力電圧を調整することにより、周辺の諸口路内にある
各種素子の伝搬遅延時間のばらつきの遅延特性に与える
影響を補正でき、全体として高精度な遅延時間を実現で
きる。また、鋸歯状波のりニアリティの向上により、リ
ニアリティの優れた遅延特性が得られる。
第1図は本発明の一実施例である遅延時間制御回路の概
略構成を示すブロック図、第2図は第1図の各部信号の
タイミングチャート、第3図は従来の遅延時間制御回路
の概略ブロック図である。 11・・・D/Aコンバータ、12・・・フリップフロ
ップ、13・・・鋸歯状波発生回路、14・・・コンパ
レータ。 代理人の氏名 弁理士 中 尾 敏 男ほか1名第 1
図 11−−一%コンバ
ータ/2−−−フリップフロップ /3−−−q引酋vG艮発第表16 第2図 わt
略構成を示すブロック図、第2図は第1図の各部信号の
タイミングチャート、第3図は従来の遅延時間制御回路
の概略ブロック図である。 11・・・D/Aコンバータ、12・・・フリップフロ
ップ、13・・・鋸歯状波発生回路、14・・・コンパ
レータ。 代理人の氏名 弁理士 中 尾 敏 男ほか1名第 1
図 11−−一%コンバ
ータ/2−−−フリップフロップ /3−−−q引酋vG艮発第表16 第2図 わt
Claims (1)
- 時間基準となる入力パルス信号によってセットされるフ
リップフロップと、フリップフロップ出力の立上りで発
生し、その立上りで終了するランプ波形を発生する鋸歯
状波発生回路と、遅延時間をデータとして入力しその遅
延時間に対応した基準電圧を出力するD/Aコンバータ
と、このD/Aコンバータ出力と前記鋸歯状波発生回路
出力とを比較し、その比較出力を遅延パルス出力とする
と同時に前記フリップフロップのリセット信号とするコ
ンパレータとを有して成る遅延時間制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070623A JPS63236409A (ja) | 1987-03-25 | 1987-03-25 | 遅延時間制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070623A JPS63236409A (ja) | 1987-03-25 | 1987-03-25 | 遅延時間制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236409A true JPS63236409A (ja) | 1988-10-03 |
Family
ID=13436929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070623A Pending JPS63236409A (ja) | 1987-03-25 | 1987-03-25 | 遅延時間制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0597128U (ja) * | 1992-05-22 | 1993-12-27 | 新日本無線株式会社 | パルス発生回路 |
| JP2017511639A (ja) * | 2014-04-16 | 2017-04-20 | マイクロチップ テクノロジー インコーポレイテッドMicrochip Technology Incorporated | ランプ生成モジュール |
-
1987
- 1987-03-25 JP JP62070623A patent/JPS63236409A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0597128U (ja) * | 1992-05-22 | 1993-12-27 | 新日本無線株式会社 | パルス発生回路 |
| JP2017511639A (ja) * | 2014-04-16 | 2017-04-20 | マイクロチップ テクノロジー インコーポレイテッドMicrochip Technology Incorporated | ランプ生成モジュール |
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