JPH04109340A - 擬似障害発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は擬似障害発生回路に関し、特に情報処理装置の
パリティエラー検出機能の評価を行うときに擬〔的にパ
リティエラーを発生させる擬似障害発生方式に関する。

従来技術 従来、この種の擬似障害発生方式としては、診断プロセ
ッサにより情報処理装置のクロックを停止させ、スキャ
ン動作などによりパリティチェック機能を有するレジス
タのいずれか１ビツトを反転させた値を設定し、その後
にクロックをスタートさせてパリティエラーによる障害
を発生させる方法がある。

また、論理パッケージの信号線を電源またはグランドに
接続し、強制的に信号を“１”または″Ｏ゛レベルにす
ることにより、パリティエラーによる障害を発生させる
方法もある。

このような従来の擬似障害発生方式では、診断プロセッ
サによりスキャン動作でパリティエラー情報を設定する
方法の場合、パリティエラー検出回路が常にパリティエ
ラーを検出している回路であれば、スキャン動作でパリ
ティエラー情報を設定することにより障害が発生する。

しかしながら、パリティエラー検出回路がある特定の条
件が成立したときのみにバリティエラーを検出する回路
で、しかもパリティチェックの条件が成立したときにス
キャン動作で設定した値か更新されてしまうような場合
、障害を発生させることができないという問題がある。

また、論理パッケージの信号線を“１“または“０゛レ
ベルにクランプさせて障害を発生させる方法では、集積
度の高いＬＳＩが実装された論理パッケージの場合、そ
のＬＳＩ内部で擬似障害を発生させることができないと
いう問題がある。

上記のような場合、情報処理装置におけるパリティエラ
ー検出機能の評価を全て実施することができず、また擬
似障害を発生させるための設定条件を検討しなければな
らないという問題がある。

発明の目的 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、パリティエラー検出回路の評価を確実
に行うことができ、評価に要する時間を短縮することが
できる擬似障害発生回路の提供を目的とする。

発明の構成 本発明による擬似障害発生回路は、各々対応するレジス
タの値のパリティチェックを行う複数のパリティチェッ
ク回路を含む情報処理装置の擬似障害発生回路であって
、前記複数のパリティチェック回路台々に、上位装置か
らの信号により自回路において検出する擬似障害を発生
するか否かを判定する判定手段と、前記判定１段の１１
１定結果に応して前記レジスタのパリティビットの値を
反転する反転手段とを設けたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参１（（シて説
明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、プロセッサ］のレジスタ１０は擬似障
害であるパリティ、１ラーを発生させるときのマイクロ
プログラムの実行アドレス、もしくはタイマの値を保持
する。

フリップフロップ（以下Ｆ／Ｆとする）］１はセレクタ
］７への選択信号を保持し、レジスタ１２はマイクロプ
ログラムの実行アドレスを保持する。

Ｆ／Ｆ１４は擬似障害であるパリティエラーが間欠障害
か、固定障害かを選択するためにセレクタ２９に出力す
る選択信号を保持する。

レジスタ１５はパリティエラー検出回路２６２７のコー
ド番号を保持し、Ｆ／Ｆ　１６は擬似障害を発生するか
否かを示す擬似障害発生モードを保持する。

セレクタ１７はレジスタ１２に保持された実行アドレス
と、タイマ１３の値とのうち一方をＦ／Ｆｉｌに保持さ
れた選択信号に応じて選択し、比較回路１９に送出する
。

デコーダ回路１８はレジスタ１５に保持されたパリティ
エラー検出回路２６．２７のコード番号をデコードし、
デコード信号を論理積回路（ＡＮＤ）２０．２１に出力
する。

比較回路１９はレジスタ１０に保持された値とセレクタ
１７で選択された値とを比較し、その比較結果をＦ／Ｆ
２８およびセレクタ２９に出力する。

論理積回路２０．２１はＦ／Ｆ］６に保持された擬似障
害発生モードと、デコーダ回路］８からのデコード信号
と、セレクタ２９て選択された値との論理積をとり、そ
の演算結果を排他的論理和回路２４．２５に出力する。

排他的論理和回路２４．２５は論理積回路２０゜２１の
演算結果とレジスタ２２．２３に保持された値のパリテ
ィビットとの排他的論理和をとり、その演算結果をパリ
ティエラー検出回路２６．２７に出力する。

パリティエラー検出回路２６．２７は各々コード番号が
設定されており、Ｆ／Ｆ　１６の擬似障害発生モードが
擬似障害を発生することを示している場合、排他的論理
和回路２４．２５の演算結果をパリティビットとしてレ
ジスタ２２．２３の値のパリティチェックを行う。

Ｆ／Ｆ２８は比較回路１９で一致が検出されると、診断
プロセッサ２によってリセットされるまで“１“を保持
する。

セレクタ２９は比較回路１９の比較結果とＦ／Ｆ２８の
値とのうち一方をＦ／Ｆ１．４に保持された選択信号に
応して選択し、論理積回路２０．２１に出力する。

この第１図を用いて本発明の一実施例の動作について説
明する。

本発明の一実施例ではパリティエラー検出回路２６のコ
ード番号を１′　とし、パリティエラー検出回路２７の
コート番号を２゛　としている。

また、パリティエラー検出回路２６は當にパリティエラ
ーを検出している回路であり、パリティエラー検出回路
２７はある特定の条件が成立したときのみにパリティエ
ラーを検出する回路であるとする。

まず、パリティエラー検出回路２６でパリティエラーを
発生させる場合、プロセッサ２のクロックが停止してい
る状態で、診断プロセッサ２からＦ／Ｆ　１６に“１′
かセットされ、擬似障害発生モードがＦ／Ｆ　１６に保
持される。

次に、診断プロセッサ２からレジスタ］５にパリティエ
ラー検出回路２６のコード番号である１゛がセットされ
、擬似障害であるパリティエラーを発生するための条件
を選択する。

マイクロプログラムの実行アドレスを保持するレジスタ
］２の出力値により擬似障害であるパリティエラーを発
生させる場合、診断プロセッサ２からＦ／Ｆ】１に“０
”かセットされる。

Ｆ／Ｆ］、１に“０”かセットされることにより、セレ
クタ１７てはレジスタ１２に保持された実行アドレスが
選択される。

診断プロセッサ２からレジスタ１０には擬似障害を発生
させたいマイクロプログラムの大行アドレスが保持され
る。

最後に、発生させる擬似障害を間欠障害とするか、固定
障害とするかの選択を行うが、パリティエラー検出回路
２６ては常にパリティエラーの検出を行っているので、
間欠障害を選択するために診断プロセッサ２からＦ／Ｆ
　］　４に“０”をセットする。

これにより、セレクタ２つでは比較回路１つの比較結果
が選択され、論理積回路２０．２１に出力される。

この状態でプロセッサ１の立」−げを行えば、レジスタ
］２に保持された実行アドレスとレジスタ１０に保持さ
れた実行アドレスとが一致したときのみ比較回路１つの
出力が“１“となり、セレクタ２９の出力か“１“とな
る。

よって、論理積回路２０への入力か全て“１”となり、
排他的論理和回路２４によりレジスタ２２のパリティビ
ットの極性が反転され、パリティエラー検出回路２６に
はこの反転されたパリティビットが人力されることとな
る。

このとき、パリティエラー検出回路２６が正常に動作す
れば、反転されたパリティビットによりパリティエラー
が検出される。

次に、パリティエラー検出回路２７てパリティエラーを
発生させる場合、プロセッサ２のクロックが停止してい
る状態で、診断プロセッサ２からＦ　／　Ｆ　１．６に
“１“がセットされ、擬似障害発生モードがＦ／Ｆ　１
６に保持される。

続いて、診断プロセッサ２からレジスタ１５にパリティ
エラー検Ｈ１回路２７のコート番号である２゛がセット
され、擬似障害であるパリティエラーを発生するための
条件を選択する。

ここでは、タイマ１３の出力値により擬似障害であるパ
リティエラーを発生させる場合、診断プロセッサ２から
Ｆ／Ｆｌｌに“１”かセットされる。

Ｆ／Ｆ１１に“１”がセットされることにより、セレク
タ１７ではタイマ１３の出力値が選択される。

診断プロセッサ２からレジスタ１０には擬似障害である
パリティエラーを発生させたいタイマの値が保持される
。

最後に、発生させる擬似障害を間欠障害とするか、固定
障害とするかの選択を行うが、パリティエラー検出回路
２７てはある条件の成立時のみしかパリティエラーの検
出を行わず、間欠障害ではエラーが検出されないので、
固定障害を選択するために診断プロセッサ２からＦ／Ｆ
　］　４に１″がセットされる。

これにより、セレクタ２９てはＦ／Ｆ２８に保持された
値が選択され、論理積回路２０．２１に出力される。

この状態でプロセッサ１の立上げを行えば、タイマ１３
の値とレジスタ］Ｏに保持されたタイマの値とか一致し
たときに比較回路１つの出力か“］′となり、Ｆ／Ｆ２
８には“１“か保持され続ける状態となり、セレクタ２
９の出力が“１”となるので、論理積回路２１も“１”
を出力し続け、排他的論理和回路２５によりレジスタ２
３のパリティビットの極性が固定的に反転される状態ト
ナリ、パリティエラー検出回路２７にはこの反転された
パリティピッ）・が入力される二点となる。

このとき、パリティエラー検出回路２７がｉＦ−’畠に
動作すれば、パリティエラーを検出する条件力成立した
ときに、反転されたパリティビットによりパリティエラ
ーか検出される。

このように、パリティエラー検出回路２６２７各々にコ
ード番号を設定し、診断プロセッサ２により指示された
コード番号に応してパリティエラー検出回路２６．２７
各々に対応するレジスタ２２．２３のパリティピッ）・
の極性を間欠的にまたは固定的に排他的論理和回路２４
．２５で反転するようにすることによって、全てのパリ
ティエラー検出回路２６．２７の評価を確実に行うこと
ができ、評価に要する時ｆｔｊｆを短縮することかでき
る。

発明の詳細 な説明したように本発明によれば、複数のパリティチェ
ック回路のうち自回路において検出する擬似障害を発生
ずると判定したときに、該パリティチェック回路に対応
するレジスタのパリティビットの値を反転するようにす
ることによって、パリティチェック回路のｔＶ価を確実
に行うことができ、評価に要する時間を短縮することが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・プロセッサ ２・・・診断プロセッサ 〕２゜ １５・・・・・・レジスタ １１、．１４゜ １．６．２８・・・・・・フリップフロップ１′Ｂ・・
・・・タイマ １７．２９・・・・・・セレクタ １８・・・・・デコーダ回路 １９・・・・・比較回路 ２１・・・・・・論理積回路 ２３・・・・・・レジスタ ２５・・・・・υ［地均論理和回路 ２７・・・・・・パリティエラー検出回路２０゜ ２４゜ ２６゜ 出願人　茨城日本電気株式会ン１

Claims (1)

【特許請求の範囲】
1. （１）各々対応するレジスタの値のパリテイチェックを
   行う複数のパリテイチェック回路を含む情報処理装置の
   擬似障害発生回路であって、前記複数のパリテイチェッ
   ク回路各々に、上位装置からの信号により自回路におい
   て検出する擬似障害を発生するか否かを判定する判定手
   段と、前記判定手段の判定結果に応じて前記レジスタの
   パリテイビットの値を反転する反転手段とを設けたこと
   を特徴とする擬似障害発生回路。