JPH04332996A - 障害処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は障害処理システムに関し、特にリ
ードアドレスとしてデコードすべき入力データパターン
を与え、このリードアドレスに対応して予め書込まれた
デコードデータパターンを読出すようにしてデコードを
行うＲＡＭデコーダの障害処理方式に関するものである
。

【０００２】

【従来技術】従来、ＲＡＭから読出されたデコードデー
タパターンにエラーが検出された場合には、その旨を障
害処理部へ通知して障害処理用のマイクロプログラムを
起動し、これによりＲＡＭに再度デコードデータパター
ンを書込み、しかるに後に再度データを読出すようにな
っている。

【０００３】上述した従来の障害処理方式は、ソフトウ
ェア的に処理するようになっているので、ＲＭＡデコー
ダからのデコードパターンの読出しリトライが完了する
までに、非常に多くのマシンサイクルを必要とするとい
う欠点がある。

【０００４】またＲＡＭの集積度が上がるに伴って、ア
ドレス方向での未使用のデータ書込み領域が増す傾向に
あるにもかかわらず、従来の方式では、現実的な問題と
して、将来的にも未使用部分が有効に利用されないとい
う欠点がある。

【０００５】

【発明の目的】本発明の目的は、ＲＡＭデコーダ内のデ
ータエラーが発生した場合の障害処理を高速に行うと共
にＲＡＭの領域を有効活用できるようにした障害処理シ
ステムを提供することである。

【０００６】

【発明の構成】本発明によれば、リードアドレスとして
デコードすべき入力データパターンを与え、このリード
アドレスに対応して予め書込まれたデコートデータパタ
ーンを読出すようにしてデコードを行うＲＡＭデコーダ
の障害処理システムであって、前記ＲＡＭのアドレス方
向に記憶領域を第１及び第２の領域に分割し、前記第１
及び第２の領域の対応する各アドレス部に同一のデコー
ドデータを書込む手段と、前記第１の領域からの読出し
データのエラーチェックをなす手段と、このエラーチェ
ックによりエラーが検出されたとき前記第２の領域から
のデータを読出すよう制御する手段とを有することを特
徴とする障害処理システムが得られる。

【０００７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００８】図１は本発明の実施例のシステム構成図で
ある。図において、１０はＲＡＭデコーダ２０へのデコ
ードパターンの書込み及びＲＡＭデコーダ２０でソフト
エラーが発生した場合の制御を行う制御部である。

【０００９】１１は、ＲＡＭデコーダ２０のライト／リ
ードアドレスの最上位ビットを保持するレジスタ１８に
“０”又は“１”をセットするよう制御するための論理
回路であり、アンドゲート１１ａとオアゲート１１ｂと
からなる。

【００１０】１２はＲＡＭ２０に対するライトイネーブ
ルを保持するレジスタであり、１３は信号線５２を介し
て制御部１０より送出されるスキャンモード信号を反転
するためのナンドゲートである。１４はレジスタ１２の
値が“１”でありかつナンドゲート１３の出力が“１”
の時（即ちスキャンモードでない時）に、信号線６２を
介してＲＡＭ２０にライトイネーブル信号“１”を送る
ためのアンドゲートである。

【００１１】１６はＲＡＭ２０に対する書込みデータを
保持するためのレジスタであり、レジスタ１７はＲＡＭ
２０に対するライトアドレス及びＲＡＭ２０からのリー
ドアドレスの最上位ビットを除く下位アドレスを保持す
るためのレジスタである。レジスタ１８はアドレスの最
上位ビットを保持するためのレジスタである。

【００１２】アンドゲート１９はレジスタ１８の値、即
ちＲＡＭ２０のライトアドレスの最上位ビットの値“１
”と、信号線６７を介して送られてくるＲＡＭ２０から
の読出しデータにソフトエラーが存在する旨を示す信号
“１”とにより、ハードウェア的にリトライが不可能で
ある旨を示す信号“１”を信号線６８を介して制御部１
０に通知するためのアンドゲートである。

【００１３】２０はＲＡＭデコーダであり、図中に記し
てあるメインデコーダに必要なデコードパターンを書込
み、更にサブデコーダにも全く同様のデコードパターン
を書込むことが可能である。２１はＲＡＭデコーダ２０
からの読出しデータにソフトエラーが存在する旨を示す
検出信号“１”を信号線６７に送出するためのパリティ
チェック回路である。

【００１４】５３〜５７は、ＲＡＭデコーダ２０にデコ
ードパターンを書込む際に、レジスタ１２，１６，１７
及び１８に夫々ライトイネーブル、ライトデータ、ライ
トアドレスの最上位ビットを除く下位アドレス、ライト
アドレスの最上位ビットを設定するためのスキャンパス
である。

【００１５】５９は論理回路１１に対してデコードパタ
ーンをＲＡＭ２０のサブデコーダ側に書込むよう指示す
る信号“１”を通知するための信号線である。６０は論
理回路１１に対してＲＡＭデコーダ２０へのデコードパ
ターンの書込み動作が終了している旨を示す信号“１”
を通知するための信号線である。

【００１６】５２はレジスタ１２，１６，１７，１８及
びナンドゲート１３に対してスキャンモードである旨を
示す信号“１”を送出するための信号線であり、５０は
、ＲＡＭデコーダ使用時（通常動作時）に、アドレスレ
ジスタ１７にアドレスをセットするためのデータ線であ
る。５１は、データ線５０を介して送られてくるアドレ
スをレジスタ１７にセットするためのストローブ信号“
１”を送出するための信号線である。

【００１７】７２，６４，６５はＲＡＭデコーダ２０の
ライト及びリードアドレスのアドレスデータ線であり、
６６はデコード結果を演算部に送出するための信号線で
ある。また、７１は信号線６６を介して出力されるＲＡ
Ｍデコーダによるデコード結果が有効である旨を演算部
に通知するための信号線である。

【００１８】次に、実際の動作について説明する。先ず
、ＲＡＭデコーダ２０に対してデコードパターンを書込
む動作について説明する。

【００１９】制御部１０より信号線５２を介してスキャ
ンモード信号“１”がレジスタ１２，１６，１７，１８
に対して送出され、各レジスタはスキャンモードになり
、信号線５３を介してレジスタ１８に設定されるべきデ
ータから始まり、クロックに同期してレジスタ１２より
スキャンインされる。この時、各レジスタの総ビット数
をｎとすると、スキャンイン動作終了に要するマシンサ
イクル又はクロック数はｎマシンサイクル又はｎとなる
。

【００２０】スキャン動作終了に伴い、信号線５２の値
は“１”から“０”に変わり、各レジスタはスキャンモ
ードではなくなる。この時レジスタ１８の値は“０”で
あり、レジスタ１７の値はオール０であり（ビット数は
任意）、レジスタ１６はデコードパターンであり（ビッ
ト数は任意）、レジスタ１２は“１”とする。

【００２１】スキャンモード終了と同時に、ナンドゲー
ト１３の出力が“１”及びレジスタ１２が“１”である
ことにより、アンドゲート１４の出力は“１”となり、
ＲＡＭデコーダ２０のライトイネーブルは“１”となる
。従って次のクロックｎ＋１により、１つ目のデコード
パターンがメインデコーダの最上位のワードに書込まれ
る。

【００２２】また、この時、論理回路１１の出力“１”
がクロックｎ＋１入力以前にレジスタ１８にセットされ
ていたため、クロックｎ＋１入力によりレジスタ１８は
“１”となっている。

【００２３】ここで、論理回路１１の論理について説明
すると、制御部１０より信号線５９を介して送られてく
るＲＡＭデコーダへのデコードパターンの書込みをメイ
ンデコーダからサブデコーダへ切替える旨を指示する信
号“１”が灯いているか、又は信号線６０を介して送ら
れてくるＲＡＭデコーダへのデコードパターン書込み動
作が全て終了している旨を示す信号“１”が灯いていて
、かつ、信号線６７を介して送られてくる、ＲＡＭデコ
ーダからの読出しデータにソフトエラーが存在する旨を
示す信号か“１”が灯いている場合、論理回路１１の出
力が“１”になるものである。以上の論理がアンドゲー
ト１１ａとオアゲート１１ｂにより実現される。

【００２４】従って、クロックｎ＋１入力以前に制御部
１０より信号線５９を介してサブデコーダへのデコード
パターン書込み指示信号“１”が灯いていたものとし、
上記のようにクロックｎ＋１の入力によりレジスタ１８
が“１”となったものである。

【００２５】クロックｎ＋２入力時、レジスタ１８は“
１”となり、ＲＡＭ２０のライトアドレス信号線６５の
値は、サブデコーダの最上位ワードを指している。また
レジスタ１８は“１”、信号線５２は“０”であるので
やはりＲＡＭ２０のライトイネーブル信号線６２の値は
“１”となっている。従って、レジスタ１６内のデコー
ドパターンはサブデコーダの最上位ワードに書込まれる
。

【００２６】以上により、メインデコーダとサブデコー
ダの夫々最上位ワードに同じデコードパターンが書込ま
れたことになる。尚、各レジスタはストローブが灯かな
い時はホールドされているものとする。

【００２７】以後、同様の動作を繰り返し、メインデコ
ーダとサブデコーダの全てのワードにデコードパターン
が書込まれ、２つの同じデコーダが実現できる。従来の
デコードパターンの書込みに要するクロック数に対し、
デコードパターンのワード数をａとすると、本発明によ
るデコードパターンの書込みに要するクロック数は高々
ａクロックの追加で済む。

【００２８】次に、ＲＡＭ２０から読出したデータ（デ
コードパターン）にソフトエラーが検出された場合の動
作について説明する。通常動作時、スキャンモード信号
線５２は“０”であり、レジスタ１２，１６は“０”に
設定されているものとする。

【００２９】リードアドレス線５０により与えられたア
ドレスがレジスタ１７から出力されると、レジスタ１８
が“０”であることから、メインデコーダから対応する
デコードパターンが信号線６６を介して読出される。

【００３０】ここで、読出されたデコードパターンにソ
フトエラーが存在した場合、パリティチェック回路２１
によりそれが検出され、信号線６７を介してその旨が論
理回路１１に通知されると共に、制御部１０にも通知さ
れる。この時、制御部１０からは、ＲＡＭデコーダへの
デコードパターンの書込み動作が終了している旨を示す
信号“１”が信号線６０を介して論理回路１１に入力さ
れている。

【００３１】従って、前述した論理により、論理回路１
１の出力であるオアゲート１１ｂの出力は“１”となり
、レジスタ１８は“１”にセットされる。また制御部１
０は信号線６９を介してＲＡＭデコーダ参照側に対し、
次のマシサイクルにおいても同じアドレスでＲＡＭデコ
ーダを参照する旨の信号“１”を出力し、信号線５１を
介して送出されるべきレジスタ１７のストローブ信号は
“０”に抑止される。以上の条件で次のクロックが入力
される。

【００３２】次のクロック入力により、レジスタ１８が
“１”であり、またレジスタ１７は不変であるために、
サブデコーダ側から所望のデコードパターンが読出され
ることになる。この時ソフトエラーが検出されなければ
、読出されたデコードパターンは、データ線６６を介し
てパリティチェック回路２１より信号線７１を介して出
力されるＲＡＭからの読出しデータが有効である旨を示
す信号“１”と共に演算部に対し送出される。

【００３３】また、パリティチェック回路２１から信号
線６７を介してＲＡＭデコーダからの読出しデータにソ
フトエラーが存在しない旨を示す信号“０”が制御部１
０に通知され、制御部１０から信号線６９を介してＲＡ
Ｍデコーダ参照側に対し、次のマシンサイクルにおいて
新たなアドレスでＲＡＭデコーダの参照を許可する旨の
信号“０”を通知する。これに伴い、信号線５１を介し
てレジスタ１７のストローブ信号“１”が、ＲＡＭデコ
ーダ参照側より送出される。

【００３４】以後、レジスタ１８が“１”で不変である
ため、サブデコーダ側からの読出し動作が継続すること
になる。

【００３５】サブデコーダ側からの読出し動作が継続す
る中で、再び読出しデータの中にソフトエラーが検出さ
れた場合、パリティチェック回路２１より信号線６７を
介して、ソフトエラー検出信号“１”がアンドゲート１
９に入力され、また現在サブデコーダ側を使用中である
旨を示す信号“１”がレジスタ１８より信号線６４を介
してアンドゲート１９に入力されることにより、アンド
ゲート１９の出力信号“１”、即ちＲＡＭデコーダから
の読出し動作のハードウェア的なリトライが不可能であ
る旨を示す信号が、信号線６８を介して制御部１０に通
知される。よって、制御部１０内において、リトライ専
用のマイクロプログラムが起動され、所望のソフトウェ
ア処理が始まる。

【００３６】

【発明の効果】以上説明したように本発明によれば、Ｒ
ＡＭデコーダから読出されたデコードパターンにエラー
が検出された場合、ハードウェア制御によってＲＡＭの
リードアドレスを切替え、予め書込んでおいた正しいデ
コードパターンをＲＡＭデコーダ内の別の領域から読出
すことにより、高々１マシンサイクルでＲＡＭデコーダ
の読出しリトライ処理が完了できるという効果がある。

【００３７】また本発明によれば、従来使用されている
ＥＣＣが１ビットエラーまでしか救済できないのに対し
て、２ビット以上のエラーに対しても救済できるという
効果がある。

【００３８】更に、従来のＲＡＭ内のデータの２重化等
を実現する場合、ビット方向での２重化では、現実的に
ＲＡＭの増設、即ちハードウェアの増加に結びつく可能
性が高く、実現困難であったが、ＲＡＭのアドレス方向
への集積度が高まり、ＲＡＭ内にアドレス方向の未使用
領域が増加する傾向にある昨今、未使用領域を有効に利
用することにより、容易に２重化が実現できるという効
果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【符号の説明】

１０　　制御部 １１　　論理回路部 １２　　ライトイネーブルレジスタ １６　　ライトデータレジスタ １７　　ライトアドレスレジスタ１ １８　　ライトアドレスレジスタ０ ２０　　ＲＡＭデコーダ ２１　　パリティチェック回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　リードアドレスとしてデコードすべき
   入力データパターンを与え、このリードアドレスに対応
   して予め書込まれたデコートデータパターンを読出すよ
   うにしてデコードを行うＲＡＭデコーダの障害処理シス
   テムであって、前記ＲＡＭのアドレス方向に記憶領域を
   第１及び第２の領域に分割し、前記第１及び第２の領域
   の対応する各アドレス部に同一のデコードデータを書込
   む手段と、前記第１の領域からの読出しデータのエラー
   チェックをなす手段と、このエラーチェックによりエラ
   ーが検出されたとき前記第２の領域からのデータを読出
   すよう制御する手段とを有することを特徴とする障害処
   理システム。