JPS5911452A - パリテイチエツク回路の試験方式 - Google Patents
パリテイチエツク回路の試験方式Info
- Publication number
- JPS5911452A JPS5911452A JP57121637A JP12163782A JPS5911452A JP S5911452 A JPS5911452 A JP S5911452A JP 57121637 A JP57121637 A JP 57121637A JP 12163782 A JP12163782 A JP 12163782A JP S5911452 A JPS5911452 A JP S5911452A
- Authority
- JP
- Japan
- Prior art keywords
- parity check
- check circuit
- data
- parity
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
０ 発明の技術分野
本発明はデータのハリティチェックを行なうデータ処理
装置におけるパリティチェック回路の試験方式に関する
。
装置におけるパリティチェック回路の試験方式に関する
。
技術の背景
共通バス形式のデータ処理装置においては、一般に処理
装置（以下ＣＰＵと称す）、入出力装置およびメモリの
各々の間で送受されるデータのチェックを行なっている
。これは共通バスζこ接続され、バスｌこ出力されるデ
ータをチェックするパリティチェック回路によって行な
われている。
装置（以下ＣＰＵと称す）、入出力装置およびメモリの
各々の間で送受されるデータのチェックを行なっている
。これは共通バスζこ接続され、バスｌこ出力されるデ
ータをチェックするパリティチェック回路によって行な
われている。
０ 従来技術と問題点
即ち、第１図に示すように、パリティチェック回路１に
は共通バス（図示せず）の中のデータバス及びデータパ
リティ・ビット線が接峻される。
は共通バス（図示せず）の中のデータバス及びデータパ
リティ・ビット線が接峻される。
またＣＰＵ等より与えられるデータ・バス有効信号線が
入力されている。つまり、このデーターバス有効信号線
ｌこより、データバス上の情報が有効であることを通知
されている期間、パリティチェック回路１はデータバス
上のデータとパリティビット線のデータとが所定の関係
にあるか否かをチェックするＯ しかしながら、パリティチェック回路ＩＩこ不良があり
データのパリティエラーを正しく検出できない場合は、
穆々の障害の原因となる。例えばＣＰＵがメモリより読
出したデータのエラー検出が成されない場合、ＣＰＵが
暴走する事が生じる。
入力されている。つまり、このデーターバス有効信号線
ｌこより、データバス上の情報が有効であることを通知
されている期間、パリティチェック回路１はデータバス
上のデータとパリティビット線のデータとが所定の関係
にあるか否かをチェックするＯ しかしながら、パリティチェック回路ＩＩこ不良があり
データのパリティエラーを正しく検出できない場合は、
穆々の障害の原因となる。例えばＣＰＵがメモリより読
出したデータのエラー検出が成されない場合、ＣＰＵが
暴走する事が生じる。
従来においては、このパリティチェック回路の自己機能
試験を行うことはなかった。即ち、装置製造時に外部試
験器等ｌこよりバス上にデータを与え、パリティチェッ
ク回路の試験を行なうのみであった。
試験を行うことはなかった。即ち、装置製造時に外部試
験器等ｌこよりバス上にデータを与え、パリティチェッ
ク回路の試験を行なうのみであった。
０ 発明の目的
本発明の目的は、上述した従来の欠点を取除くべく、デ
ータ処理装置の自己試験機能としてパリティチェック回
路も積極的に試験する対象とし、且つ装置自身で簡単に
実行することのできるパリティチェｙり回路の試験方法
を提供するにある。
ータ処理装置の自己試験機能としてパリティチェック回
路も積極的に試験する対象とし、且つ装置自身で簡単に
実行することのできるパリティチェｙり回路の試験方法
を提供するにある。
０ 発明の構成
上記目的を達成するため本発明のパリティチェック回路
の試験方式は、メモリのデータ領域ｌこパリティエラー
のデータを予め格納すると共に、処理装置が該パリティ
エラーのデータをアクセスしアクセスしたデータに対す
るパリティチェック回路からのパリティエラー検出信号
の有無を調べることを特徴とするものである。
の試験方式は、メモリのデータ領域ｌこパリティエラー
のデータを予め格納すると共に、処理装置が該パリティ
エラーのデータをアクセスしアクセスしたデータに対す
るパリティチェック回路からのパリティエラー検出信号
の有無を調べることを特徴とするものである。
０ 発明の実施例
以下実施例を用いて本発明を詳述する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例装置の動作を示すフローチャートで
ある。第１図中、１はパリティチェック回路、２はＣＰ
Ｕ、３はメモリ、４は共通バスである。
第１図に示す実施例装置の動作を示すフローチャートで
ある。第１図中、１はパリティチェック回路、２はＣＰ
Ｕ、３はメモリ、４は共通バスである。
ＣＰＵ２、メモリ３、パリティ・チェック回路１は各々
共通バス４を介して接続されている。パリティ・チェッ
ク回路１への接続バスは第１図１こ示すデータ・バス、
データ・パリティ・ビット線、データ・バス有効信号線
が含まれている。
共通バス４を介して接続されている。パリティ・チェッ
ク回路１への接続バスは第１図１こ示すデータ・バス、
データ・パリティ・ビット線、データ・バス有効信号線
が含まれている。
以下実施例装置の動作を第３図フローチャートを基ｔこ
説明する、まず、装置電源投入時或いはリセット信号ｌ
こよる再稼動再始時に、ＣＰＵ２は装置各部の初期化（
イニシャライズ）を行なう。例えばＣＰＵ２の内部レジ
スタ、共通バス４に接続される入出力装置（図示せず）
の谷部の初期状態設定等が該当する。
説明する、まず、装置電源投入時或いはリセット信号ｌ
こよる再稼動再始時に、ＣＰＵ２は装置各部の初期化（
イニシャライズ）を行なう。例えばＣＰＵ２の内部レジ
スタ、共通バス４に接続される入出力装置（図示せず）
の谷部の初期状態設定等が該当する。
ＣＰＵ２は、さらにメモリ３１こ格納される初期プログ
ラムに従ってパリティチェック回路ｌの試験を行なう。
ラムに従ってパリティチェック回路ｌの試験を行なう。
メモリ３は、ＣＰＵ２の稼動開始動作プログラム全格納
する不揮発性メモリ（ＲＯＭ）であって、装置に不可欠
なノ・−ド部分である０本実施例では、ＣＰＵＺ内に設
けられるパリティ・チェック試験部２ａ’ｒ稼動するこ
とにより試験を行なう。
する不揮発性メモリ（ＲＯＭ）であって、装置に不可欠
なノ・−ド部分である０本実施例では、ＣＰＵＺ内に設
けられるパリティ・チェック試験部２ａ’ｒ稼動するこ
とにより試験を行なう。
一方、メモリ３の所定領域（図ではＡ番地から始まる一
定領域）には、パリティエラーとなるデータを予め格納
しておく。尚、メモリ３１こは第１図（こ示すデータ・
パリティ・ビット情報も各データ毎に対応して格納され
ヱいる。ＣＰＵ２は、初期プログラムに従い、メモリ３
のパリティエラーデータ全アクセスする。つまり共通バ
ス４のアドレスバス上にＡ番地金示すアドレス情報を出
力すると共に、メモリ３に対して読出しモードを指定す
る。ＣＰＵ２のアクセスにより、メモリ３はＡ番地に格
納されるデータを共通バス４のデータバスを介してＣＰ
Ｕ２へ送出する。これによりパリティチェック回路１は
、データバス上のデータに対して′ゝリテイチェツクを
行なう。尚、第１図に示したデータバス有効信号線には
、ＣＰＵ２の初期動作と共に有効を意味する信号が与え
られていると考えてよい。
定領域）には、パリティエラーとなるデータを予め格納
しておく。尚、メモリ３１こは第１図（こ示すデータ・
パリティ・ビット情報も各データ毎に対応して格納され
ヱいる。ＣＰＵ２は、初期プログラムに従い、メモリ３
のパリティエラーデータ全アクセスする。つまり共通バ
ス４のアドレスバス上にＡ番地金示すアドレス情報を出
力すると共に、メモリ３に対して読出しモードを指定す
る。ＣＰＵ２のアクセスにより、メモリ３はＡ番地に格
納されるデータを共通バス４のデータバスを介してＣＰ
Ｕ２へ送出する。これによりパリティチェック回路１は
、データバス上のデータに対して′ゝリテイチェツクを
行なう。尚、第１図に示したデータバス有効信号線には
、ＣＰＵ２の初期動作と共に有効を意味する信号が与え
られていると考えてよい。
この結果、Ａ番地のデータはパリティエラーのデータで
あるため、パリティ・チェック回路１が正常であればＣ
ＰＵ２に対してパリティエラー発生金示す割込み信号Ｍ
ｉｔ−出力する。この割込み信号Ｍ１はパリティチェッ
ク試験部２ａへ入力される。通常の場合、この割込み信
号ＭｉによりＣＰＵ２が割込み処理を行なうが、パリテ
ィ・チェック試験部２ａの稼動ｌこより、正規の割込み
信号としては扱われない。
あるため、パリティ・チェック回路１が正常であればＣ
ＰＵ２に対してパリティエラー発生金示す割込み信号Ｍ
ｉｔ−出力する。この割込み信号Ｍ１はパリティチェッ
ク試験部２ａへ入力される。通常の場合、この割込み信
号ＭｉによりＣＰＵ２が割込み処理を行なうが、パリテ
ィ・チェック試験部２ａの稼動ｌこより、正規の割込み
信号としては扱われない。
パリティ・チェック試験部２ａは、パリティエラーの割
込み信号Ｍｉが予め設定した時点に入力されたか否かを
判別する。パリティ・チェック試験部２ａには、ＣＰＵ
２がメモリ３に対してアクセスするメモリアドレスが入
力されている。従って、このアドレスＩこより、パリテ
ィ・チェック回路工がパリティエラーを検出すべき時点
が判る。
込み信号Ｍｉが予め設定した時点に入力されたか否かを
判別する。パリティ・チェック試験部２ａには、ＣＰＵ
２がメモリ３に対してアクセスするメモリアドレスが入
力されている。従って、このアドレスＩこより、パリテ
ィ・チェック回路工がパリティエラーを検出すべき時点
が判る。
本実施例では、このハＩＪティエラーデータを格納する
領域ヲ複数アドレス領域分設ける。即ちこの領域内のい
くつかのアドレスにパリティエラーデータを格納してお
く。このようにパリティチェック回路工が、パリティエ
ラーを検出すべきデータを複数箇所に且つ単発的に設け
ることにより、より正確なパリティチェック回路の試験
が可能となる。この試験領域のデータアクセスζこよる
パリティチェック回路１の試験が終了し、且つ試験結果
が正しい場合、ＣＰＵ２は通常の処理を開始することに
なる。
領域ヲ複数アドレス領域分設ける。即ちこの領域内のい
くつかのアドレスにパリティエラーデータを格納してお
く。このようにパリティチェック回路工が、パリティエ
ラーを検出すべきデータを複数箇所に且つ単発的に設け
ることにより、より正確なパリティチェック回路の試験
が可能となる。この試験領域のデータアクセスζこよる
パリティチェック回路１の試験が終了し、且つ試験結果
が正しい場合、ＣＰＵ２は通常の処理を開始することに
なる。
また、パリティチェック回路１の試験結果が良好でない
場合、ＣＰＵ’２はアラーム等によりオペレータに通知
することは云うまでもない。
場合、ＣＰＵ’２はアラーム等によりオペレータに通知
することは云うまでもない。
Ｏ発明の効果
以上詳述したように本発明によれば、ＣＰＵ２による装
置稼動時の初期動作中に、パリティチェック回路１の機
能試験を行なう事ができ、パリティチェック回路障害に
よる装置の誤動作全未然−こ防止することができる。
置稼動時の初期動作中に、パリティチェック回路１の機
能試験を行なう事ができ、パリティチェック回路障害に
よる装置の誤動作全未然−こ防止することができる。
第、１図はパリティチェック回路１の動作全説明する図
、第２図は本発明の一実施例を示すブロック図、第３図
は実施例の動作を示すフローチャートである。１はパリ
ティチェック回路、２はＣＰＵ、３はメモリ、４は共通
パスである。 第Ｚ 図 第 ５ 図
、第２図は本発明の一実施例を示すブロック図、第３図
は実施例の動作を示すフローチャートである。１はパリ
ティチェック回路、２はＣＰＵ、３はメモリ、４は共通
パスである。 第Ｚ 図 第 ５ 図
Claims (1)
- 処理装置とメモリとパリティチェック回路とが各々共通
バスに接続され、該パリティチェック回路により共通パ
ン上のデータのパリティチェックを行なうデータ処理装
置において、前記メモリの所定領斌にパリティエラーの
データを予め格納すると共に、前記処理装置が該パリテ
ィエラーのデータをアクセスし、アクセスしたデータに
対する前記パリティチェック回路からのパリティエラー
検出信号の有無によって該パリティチェック回路の機能
試験を行にうこと全特徴とするパリティチェック回路の
試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121637A JPS5911452A (ja) | 1982-07-13 | 1982-07-13 | パリテイチエツク回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121637A JPS5911452A (ja) | 1982-07-13 | 1982-07-13 | パリテイチエツク回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911452A true JPS5911452A (ja) | 1984-01-21 |
Family
ID=14816186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121637A Pending JPS5911452A (ja) | 1982-07-13 | 1982-07-13 | パリテイチエツク回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911452A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123149A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | デ−タ転送方法 |
| JPS63110944U (ja) * | 1987-01-08 | 1988-07-16 | ||
| JPH01211038A (ja) * | 1988-02-18 | 1989-08-24 | Fujitsu Ltd | パリティ回路の自動診断装置 |
| JPH0546426A (ja) * | 1991-08-07 | 1993-02-26 | Toshiba Corp | 自己診断回路 |
-
1982
- 1982-07-13 JP JP57121637A patent/JPS5911452A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123149A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | デ−タ転送方法 |
| JPS63110944U (ja) * | 1987-01-08 | 1988-07-16 | ||
| JPH01211038A (ja) * | 1988-02-18 | 1989-08-24 | Fujitsu Ltd | パリティ回路の自動診断装置 |
| JPH0546426A (ja) * | 1991-08-07 | 1993-02-26 | Toshiba Corp | 自己診断回路 |
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