JPH04109644A - 半導体チップ用パッケージ - Google Patents
半導体チップ用パッケージInfo
- Publication number
- JPH04109644A JPH04109644A JP2231970A JP23197090A JPH04109644A JP H04109644 A JPH04109644 A JP H04109644A JP 2231970 A JP2231970 A JP 2231970A JP 23197090 A JP23197090 A JP 23197090A JP H04109644 A JPH04109644 A JP H04109644A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip
- package
- mounting board
- chip mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野コ
本発明は、半導体チップを実装する半導体チップ用パン
ケージに関する。
ケージに関する。
［従来の技術］
第５図（Ａ）は、従来例の半導体チップ用パッケージの
断面図であり、第５図（Ｂ）はその平面図である。
断面図であり、第５図（Ｂ）はその平面図である。
同図において、ｉｏは導電性のチップ搭載板、２はこの
チップ搭載板１゜の中央部を矩形に囲むように形成され
た絶縁体層、３はこの絶縁体層２上からチップ搭載板１
゜の外方に延在形成された複数のリードピンである。
チップ搭載板１゜の中央部を矩形に囲むように形成され
た絶縁体層、３はこの絶縁体層２上からチップ搭載板１
゜の外方に延在形成された複数のリードピンである。
第６図は、このような半導体チップ用バッヶーノ４゜に
、半導体チップ５゜を実装した状態を示す断面図である
。
、半導体チップ５゜を実装した状態を示す断面図である
。
この実装は、先ず、パッケージ４゜の中央部のチップ搭
載部に、半田等の導電性ペーストを用いて半導体チップ
５゜を接着する。次に、半導体チップ５゜の表面上のパ
ッド６゜とパッケージ４゜のリードピン３とをワイヤボ
ンディング法等を用いて電気的に接続することにより行
われる。
載部に、半田等の導電性ペーストを用いて半導体チップ
５゜を接着する。次に、半導体チップ５゜の表面上のパ
ッド６゜とパッケージ４゜のリードピン３とをワイヤボ
ンディング法等を用いて電気的に接続することにより行
われる。
［発明が解決しようとする課題つ
ところが、このような従来例のパッケージ４゜では、半
導体チップ５゜の表面以外、すなわち、裏面あるいは側
面にパッドが存在するような場合には、パッドとリード
ピンとを電気的に接続できないという難点がある。
導体チップ５゜の表面以外、すなわち、裏面あるいは側
面にパッドが存在するような場合には、パッドとリード
ピンとを電気的に接続できないという難点がある。
本発明は、上述の点に鑑みて為されたものであって、表
面以外の面にパッドを有する半導体チップの前記パッド
とり−ドビンとを容易に電気的に接続できるようにした
パッケージを提供することを目的とする。
面以外の面にパッドを有する半導体チップの前記パッド
とり−ドビンとを容易に電気的に接続できるようにした
パッケージを提供することを目的とする。
［課題を解決するための手段］
本発明では、上述の目的を達成するために、次のように
構成している。
構成している。
すなわち、請求項第１項に記載の第１の発明は、導電性
のチップ搭載板上に、該チップ搭載板の中央部を囲むよ
うに絶縁体層が形成され、該絶縁体層上からり−ドピン
か前記チップ搭載板の外方に延在形成され、前記チップ
搭載板の前記中央部に、半導体チップか搭載される半導
体チップ用パッケージにおいて、前記中央部の半導体チ
ップか搭載される領域の内の所要領域が、半導体チップ
が搭載される側に突出して形成されている。
のチップ搭載板上に、該チップ搭載板の中央部を囲むよ
うに絶縁体層が形成され、該絶縁体層上からり−ドピン
か前記チップ搭載板の外方に延在形成され、前記チップ
搭載板の前記中央部に、半導体チップか搭載される半導
体チップ用パッケージにおいて、前記中央部の半導体チ
ップか搭載される領域の内の所要領域が、半導体チップ
が搭載される側に突出して形成されている。
また、請求項第２項に記載の第２の発明は、導電性のチ
ップ搭載板上に、該チップ搭載板の中央部を囲むように
絶縁体層か形成され、該絶縁体層上からリードピンか前
記チップ搭載板の外方に延在形成され、前記チップ搭載
板の前記中央部に、半導体チップが搭載される半導体チ
ップ用パッケージにおいて、前記絶縁体層上の前記リー
ドピンの端部か、チップ搭載板の内方の該絶縁体層の側
面まで延長されている。
ップ搭載板上に、該チップ搭載板の中央部を囲むように
絶縁体層か形成され、該絶縁体層上からリードピンか前
記チップ搭載板の外方に延在形成され、前記チップ搭載
板の前記中央部に、半導体チップが搭載される半導体チ
ップ用パッケージにおいて、前記絶縁体層上の前記リー
ドピンの端部か、チップ搭載板の内方の該絶縁体層の側
面まで延長されている。
［作用］
上記構成を有する第１の発明によれば、半導体チップの
搭載領域の内の所要領域が、チップ搭載側に突出して形
成されているので、半導体チップの裏面の一部か、前記
所要領域外から臨むことになり、これによって、この裏
面の一部に形成されているパッドとソートビンとの接続
が可能となる。
搭載領域の内の所要領域が、チップ搭載側に突出して形
成されているので、半導体チップの裏面の一部か、前記
所要領域外から臨むことになり、これによって、この裏
面の一部に形成されているパッドとソートビンとの接続
が可能となる。
上記構成を有する第２の発明によれば、リードピンの端
部か、絶縁体層の側面まで延長されているので、延長さ
れたリードピンの端部が、搭載される半導体チップの側
面に対向することになり、半導体チップの側面のパッド
とり−ドピンとを容易に接続できることになる。
部か、絶縁体層の側面まで延長されているので、延長さ
れたリードピンの端部が、搭載される半導体チップの側
面に対向することになり、半導体チップの側面のパッド
とり−ドピンとを容易に接続できることになる。
［実施例］
以下、図面によって本発明の実施例について、詳細に説
明する。
明する。
第１図（Ａ）は、請求項第１項に記載の第１の発明の一
実施例の断面図であり、同図（Ｂ）はその平面図であり
、第５図（Ａ）、ｃ Ｂ）の従来例に対応する部分には
、同一の参照符を付す。
実施例の断面図であり、同図（Ｂ）はその平面図であり
、第５図（Ａ）、ｃ Ｂ）の従来例に対応する部分には
、同一の参照符を付す。
この第１図において、ｌは導電性のチップ搭載板、２は
このチップ搭載板１の中央部を矩形に囲むように形成さ
れた絶縁体層、３はこの絶縁体層２上からチップ搭載板
１の外方に延在形成された複数のリードピンである。
このチップ搭載板１の中央部を矩形に囲むように形成さ
れた絶縁体層、３はこの絶縁体層２上からチップ搭載板
１の外方に延在形成された複数のリードピンである。
チップ搭載板Ｉの訪記中央部には、後述するように、裏
面にパッドを有する半導体チップが搭載されて実装され
る。
面にパッドを有する半導体チップが搭載されて実装され
る。
この実施例では、裏面にパッドを有する半導体チップの
前記パッドと、パッケージ４のリードピン３とを電気的
に接続できるようにするために、チップ搭載板１は、中
央部の半導体チップが搭載される領域の内の所要領域１
ａが、半導体チップか搭載される側に凸型に突出して形
成されている。
前記パッドと、パッケージ４のリードピン３とを電気的
に接続できるようにするために、チップ搭載板１は、中
央部の半導体チップが搭載される領域の内の所要領域１
ａが、半導体チップか搭載される側に凸型に突出して形
成されている。
この所要領域１ａは、半導体チップの裏面のパッドのな
い領域に対応している。
い領域に対応している。
第２図は、第１図の半導体チップ用パッケージ４に、半
導体チップ５を実装した状態を示す断面図である。
導体チップ５を実装した状態を示す断面図である。
この半導体チップ５は、裏面の端部にパッド６を有して
おり、次のようにしてパッケージ４に実装される。
おり、次のようにしてパッケージ４に実装される。
すなわち、先ず、パッケージ４の中央部の凸型に突出形
成されｆニ所要領域１ａに、半田等の導電性ペーストを
用いて半導体チップ５を接着する。
成されｆニ所要領域１ａに、半田等の導電性ペーストを
用いて半導体チップ５を接着する。
この所要領域１ａは、上述のように、半導体チップ５の
裏面のパット６のない領域に対応するように予め形成さ
れているので、半導体チップ５の裏面端部のパッド６は
、前記所要領域ｌａ外に臨み、チップ搭載板ｌには接触
しないことになる。
裏面のパット６のない領域に対応するように予め形成さ
れているので、半導体チップ５の裏面端部のパッド６は
、前記所要領域ｌａ外に臨み、チップ搭載板ｌには接触
しないことになる。
次に、予めＴ Ａ Ｂ （Ｔ ａｐｅ Ａ ｕｔｏｍａ
ｔｅｄ Ｂ ｏｎｄｉｎｇ）などの手法により半導体チ
ップ５の裏面パット６に接着させておいたり−ト７と、
パッケージ４のリードピン３とを電気的に接続する。
ｔｅｄ Ｂ ｏｎｄｉｎｇ）などの手法により半導体チ
ップ５の裏面パット６に接着させておいたり−ト７と、
パッケージ４のリードピン３とを電気的に接続する。
このようにして半導体チップ５の裏面のパット６とパッ
ケージ４のリードピン３とが電気的に接続されることに
なる。
ケージ４のリードピン３とが電気的に接続されることに
なる。
第３図（Ａ）は、請求項第２項に記載の第２の発明の一
実施例の断面図であり、同図（Ｂ）はその平面図であり
、第５図（Ａ）、（Ｂ）の従来例に対応する部分には、
同一の参照符を付す。
実施例の断面図であり、同図（Ｂ）はその平面図であり
、第５図（Ａ）、（Ｂ）の従来例に対応する部分には、
同一の参照符を付す。
この第３図において、１ｏは導電性のチップ搭載板、２
はこのチップ搭載板１゜の中央部を矩形に囲むように形
成された絶縁体層、３．はこの絶縁体層２上からチップ
搭載板ｌ。の外方に延在斤二成されｆ二複数のリードピ
ンである。
はこのチップ搭載板１゜の中央部を矩形に囲むように形
成された絶縁体層、３．はこの絶縁体層２上からチップ
搭載板ｌ。の外方に延在斤二成されｆ二複数のリードピ
ンである。
チップ搭載板ｌ。の前記中央部には、後述するように、
側面にパッドを有する半導体チップが搭載されて実装さ
れる。
側面にパッドを有する半導体チップが搭載されて実装さ
れる。
この実施例では、半導体チップの側面バッドと、パッケ
ージ４１のリートピン３、とを電気的に接続できるよう
にするために、絶縁体層２上のリートピン３．の端部３
＋ａが、チップ搭載板１゜内方の絶縁体層２の側面まで
延長されており、搭載される半導体チップの側面にリー
ドピン３．の端部３ａか対向するようにしている。
ージ４１のリートピン３、とを電気的に接続できるよう
にするために、絶縁体層２上のリートピン３．の端部３
＋ａが、チップ搭載板１゜内方の絶縁体層２の側面まで
延長されており、搭載される半導体チップの側面にリー
ドピン３．の端部３ａか対向するようにしている。
第４図は、第３図の半導体チップ用パッケージ４、に、
半導体チップ５１を実装した状態を示す断面図である。
半導体チップ５１を実装した状態を示す断面図である。
この半導体チップ５１は、側面にパット６、を有してお
り、次のようにしてパッケージ４、に実装される。
り、次のようにしてパッケージ４、に実装される。
すなわち、先ず、パッケージ４□の中央部のチップ搭載
部に、半田等の導電性ペーストを用いて半導体チップ５
．を接着する。次に、半導体チップ５１の側面のパッド
６□と、このパッド６Ｉに対向する位置まで延長された
リードピン３．ａとを半田等の導電性ペースト８を用い
て電気的に接続する。
部に、半田等の導電性ペーストを用いて半導体チップ５
．を接着する。次に、半導体チップ５１の側面のパッド
６□と、このパッド６Ｉに対向する位置まで延長された
リードピン３．ａとを半田等の導電性ペースト８を用い
て電気的に接続する。
このようにして半導体チップ５Ｉの側面のパッド６Ｉと
パッケージ４１のリードピン３、とが電気的に接続され
ることになる。
パッケージ４１のリードピン３、とが電気的に接続され
ることになる。
上述の各実施例では、半導体チップ５の裏面バッド６と
リードピン３とを、あるいは、半導体チップ５、の側面
パット６、とリードピン３□とをそれぞれ電気的に接続
するようにしたけれども、裏面パッド６あるいは側面パ
ッド６、とともに、半導体チップの表面上のパッドをリ
ードピン３，３．に電気的に接続するようにしてもよい
。
リードピン３とを、あるいは、半導体チップ５、の側面
パット６、とリードピン３□とをそれぞれ電気的に接続
するようにしたけれども、裏面パッド６あるいは側面パ
ッド６、とともに、半導体チップの表面上のパッドをリ
ードピン３，３．に電気的に接続するようにしてもよい
。
さらに、第１の発明および第２の発明を組み合わせるこ
とにより、半導体チップの表面、側面および裏面の各パ
ッドとリードピンとをそれぞれ電気的に接続するように
してもよい。
とにより、半導体チップの表面、側面および裏面の各パ
ッドとリードピンとをそれぞれ電気的に接続するように
してもよい。
［発明の効果コ
以上のように第１の発明によれば、半導体チップの搭載
領域の内の所要領域が、チップ搭載側に突出して形成さ
れているので、半導体チップの裏面の一部か、前記所要
領域外から臨むことになり、これによって、この裏面の
一部に形成されているパッドとリードピンとの接続が可
能となる。
領域の内の所要領域が、チップ搭載側に突出して形成さ
れているので、半導体チップの裏面の一部か、前記所要
領域外から臨むことになり、これによって、この裏面の
一部に形成されているパッドとリードピンとの接続が可
能となる。
また、第２の発明によれば、リードピンの端部が、絶縁
体層の側面まで延長されているので、延長されたリード
ピンの端部が、搭載される半導体チップの側面に対向す
ることになり、半導体チップの側面のパッドとリードピ
ンとを容易に接続できることになる。
体層の側面まで延長されているので、延長されたリード
ピンの端部が、搭載される半導体チップの側面に対向す
ることになり、半導体チップの側面のパッドとリードピ
ンとを容易に接続できることになる。
第１図（Ａ）は第１の発明の一実施例の断面図、第１図
（Ｂ）はその平面図、第２図は第１図のパッケージに半
導体チップを実装した状態を示す断面図、第３図（Ａ）
は第２の発明の一実施例の断面図、第３図（Ｂ）はその
平面図、第４図は第３図のパッケージに半導体チップを
実装した状態を示す断面図、第５図（Ａ）は従来例の断
面図、第５図（Ｂ）はその平面図、第６図は従来例のパ
ッケージに半導体チップを実装した状聾を示す断面図で
ある。 １、Ｉｏ・・・チップ搭載板、２・・絶縁体層、３，３
、リードピン、４．４ｏ、４．、・パッケージ、５，５
ｏ。 ５１ 半導体チップ。
（Ｂ）はその平面図、第２図は第１図のパッケージに半
導体チップを実装した状態を示す断面図、第３図（Ａ）
は第２の発明の一実施例の断面図、第３図（Ｂ）はその
平面図、第４図は第３図のパッケージに半導体チップを
実装した状態を示す断面図、第５図（Ａ）は従来例の断
面図、第５図（Ｂ）はその平面図、第６図は従来例のパ
ッケージに半導体チップを実装した状聾を示す断面図で
ある。 １、Ｉｏ・・・チップ搭載板、２・・絶縁体層、３，３
、リードピン、４．４ｏ、４．、・パッケージ、５，５
ｏ。 ５１ 半導体チップ。
Claims (2)
- （１）導電性のチップ搭載板上に、該チップ搭載板の中
央部を囲むように絶縁体層が形成され、該絶縁体層上か
らリードピンが前記チップ搭載板の外方に延在形成され
、前記チップ搭載板の前記中央部に、半導体チップが搭
載される半導体チップ用パッケージにおいて、 前記中央部の半導体チップが搭載される領域の内の所要
領域が、半導体チップが搭載される側に突出して形成さ
れることを特徴とする半導体チップ用パッケージ。 - （２）導電性のチップ搭載板上に、該チップ搭載板の中
央部を囲むように絶縁体層が形成され、該絶縁体層上か
らリードピンが前記チップ搭載板の外方に延在形成され
、前記チップ搭載板の前記中央部に、半導体チップが搭
載される半導体チップ用パッケージにおいて、 前記絶縁体層上の前記リードピンの端部が、チップ搭載
板の内方の絶縁体層の側面まで延長されることを特徴と
する半導体チップ用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231970A JP2833178B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体チップ用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231970A JP2833178B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体チップ用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109644A true JPH04109644A (ja) | 1992-04-10 |
| JP2833178B2 JP2833178B2 (ja) | 1998-12-09 |
Family
ID=16931905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231970A Expired - Fee Related JP2833178B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体チップ用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833178B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358772B2 (en) | 1997-05-02 | 2002-03-19 | Nec Corporation | Semiconductor package having semiconductor element mounting structure of semiconductor package mounted on circuit board and method of assembling semiconductor package |
-
1990
- 1990-08-29 JP JP2231970A patent/JP2833178B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358772B2 (en) | 1997-05-02 | 2002-03-19 | Nec Corporation | Semiconductor package having semiconductor element mounting structure of semiconductor package mounted on circuit board and method of assembling semiconductor package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833178B2 (ja) | 1998-12-09 |
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Legal Events
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