JPH04111018A - ディジタル値比較回路 - Google Patents
ディジタル値比較回路Info
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- JPH04111018A JPH04111018A JP2229770A JP22977090A JPH04111018A JP H04111018 A JPH04111018 A JP H04111018A JP 2229770 A JP2229770 A JP 2229770A JP 22977090 A JP22977090 A JP 22977090A JP H04111018 A JPH04111018 A JP H04111018A
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- signal
- circuit
- digital
- digital value
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- General Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
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- General Engineering & Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、種々のディジタル回路において二つのディジ
タル信号の値の大小を比較するために用いられるディジ
タル値比較回路である。
タル信号の値の大小を比較するために用いられるディジ
タル値比較回路である。
第４図は従来のディジタル値比較回路の一例を示す回路
図である。この回路は端子４０．４２に入力される４ビ
ツトの二つのディジタル信号Ａ、Ｂの値を比較するため
のものである。
図である。この回路は端子４０．４２に入力される４ビ
ツトの二つのディジタル信号Ａ、Ｂの値を比較するため
のものである。
この回路において、端子４０に入力されたディジタル信
号Ａは加減算回路４４に供給される。−方、端子４２に
供給されたディジタル信号Ｂは、まず補数化回路４６に
供給され、ここで２の補数、すなわち各ビットの値を反
転した値に１を加えた値に変換されて加減算回路４４に
供給される。加減算回路４４はこの二つの値の差、すな
わちＡ−Ｂを計算し、この結果を大小判断回路４８に供
給する。大小判断回路４Ｂは加減算回路４４の演算結果
に基づき、この値が正のときはＡ＞Ｂと判断し、負のと
きはＡ＜Ｂと判断して、その結果を出力する。
号Ａは加減算回路４４に供給される。−方、端子４２に
供給されたディジタル信号Ｂは、まず補数化回路４６に
供給され、ここで２の補数、すなわち各ビットの値を反
転した値に１を加えた値に変換されて加減算回路４４に
供給される。加減算回路４４はこの二つの値の差、すな
わちＡ−Ｂを計算し、この結果を大小判断回路４８に供
給する。大小判断回路４Ｂは加減算回路４４の演算結果
に基づき、この値が正のときはＡ＞Ｂと判断し、負のと
きはＡ＜Ｂと判断して、その結果を出力する。
第４図に例示した回路をはじめとする従来のディジタル
値比較回路は、多段のゲートによって構成されている。
値比較回路は、多段のゲートによって構成されている。
信号は各ゲートを通過するたびに遅延するので、比較す
べき信号が人力されてから最終的な比較結果が得られる
までには、各ゲートでの遅延の累積によるかなりの遅延
が避けられない。特に、第４図の加減算回路４４として
リプルキャリー型の加ｆＩＩｉＸ回路を用いると、キャ
リー情報が加電器の最下位ビットから最上位ビットまで
伝搬するのに時間がかかるため、ビット数の増加に伴っ
て遅延時間が大幅に増大するという欠点がある。
べき信号が人力されてから最終的な比較結果が得られる
までには、各ゲートでの遅延の累積によるかなりの遅延
が避けられない。特に、第４図の加減算回路４４として
リプルキャリー型の加ｆＩＩｉＸ回路を用いると、キャ
リー情報が加電器の最下位ビットから最上位ビットまで
伝搬するのに時間がかかるため、ビット数の増加に伴っ
て遅延時間が大幅に増大するという欠点がある。
また、第４図に示すディジタル値比較回路では、補数化
回路４６と大小判断回路４８において比較するディジタ
ル値のビット数と同数程度のトランジスタを要する他に
、加減算回路を構成するトランジスタが１ビット当り士
数個必要となる。このため信号のピント数が増加するに
従い、必要とされる全トランジスタの数も急激に増加す
る。このようにトランジスタの数が増えると、回路をＬ
ＳＩ化するときに多くの面積が費やされるため、高密度
化、高集積化の妨げになるという問題がある。
回路４６と大小判断回路４８において比較するディジタ
ル値のビット数と同数程度のトランジスタを要する他に
、加減算回路を構成するトランジスタが１ビット当り士
数個必要となる。このため信号のピント数が増加するに
従い、必要とされる全トランジスタの数も急激に増加す
る。このようにトランジスタの数が増えると、回路をＬ
ＳＩ化するときに多くの面積が費やされるため、高密度
化、高集積化の妨げになるという問題がある。
本発明は上記事情に基づいてなされたものであり、比較
すべきディジタル信号のビット数が増加しても遅延時間
が余り増加せず、かつ簡単な回路構成によりトランジス
タの数を抑え、より高密度化、高集積化が可能なディジ
タル値比較回路を提供することを目的とするものである
。
すべきディジタル信号のビット数が増加しても遅延時間
が余り増加せず、かつ簡単な回路構成によりトランジス
タの数を抑え、より高密度化、高集積化が可能なディジ
タル値比較回路を提供することを目的とするものである
。
上記の目的を達成するための本発明は、ｎビット（ｎは
２以上の整数）の二つのディジタル値の大小を比較する
ディジタル値比較回路において、所定の駆動能力のｍ
Ｑ ６倍、ｍ’倍、ｍ２倍、・・・、ｍｎ−１倍（ｍは
２以上の数）の駆動能力を有するｎ個のＦＥＴが並列に
接続された第１の信号変換手段と、 該第１の信号変換手段と同一に構成された第２の信号変
換手段と、 前記第１の信号変換手段の出力信号と前記第２の信号変
換手段の出力信号とを二つの入力信号とし、該２つの入
力信号の電圧差に応じて信号を出力する制御手段とを設
け、 比較するｎビットの一方のディジタル値を前記第１の信
号変換手段の各ＦＥＴの各ゲートに、前記ｍ・−１倍の
駆動能力を有するＦＥＴのゲートに最上位のビット信号
を加え、以下駆動能力の大きい順に高い桁のビット信号
を加えるようにして供給し、同様にして他方のディジタ
ル値を前記第２の信号変換手段に供給することにより、
比較するディジタル値の大小関係を示す信号を前記判断
手段の出力より得ることを特徴とするものである。
２以上の整数）の二つのディジタル値の大小を比較する
ディジタル値比較回路において、所定の駆動能力のｍ
Ｑ ６倍、ｍ’倍、ｍ２倍、・・・、ｍｎ−１倍（ｍは
２以上の数）の駆動能力を有するｎ個のＦＥＴが並列に
接続された第１の信号変換手段と、 該第１の信号変換手段と同一に構成された第２の信号変
換手段と、 前記第１の信号変換手段の出力信号と前記第２の信号変
換手段の出力信号とを二つの入力信号とし、該２つの入
力信号の電圧差に応じて信号を出力する制御手段とを設
け、 比較するｎビットの一方のディジタル値を前記第１の信
号変換手段の各ＦＥＴの各ゲートに、前記ｍ・−１倍の
駆動能力を有するＦＥＴのゲートに最上位のビット信号
を加え、以下駆動能力の大きい順に高い桁のビット信号
を加えるようにして供給し、同様にして他方のディジタ
ル値を前記第２の信号変換手段に供給することにより、
比較するディジタル値の大小関係を示す信号を前記判断
手段の出力より得ることを特徴とするものである。
また、前記ｍの値は、具体的には２とすることが望まし
い。
い。
本発明は前記の構成によって、第１の信号変換手段及び
第２の信号変換手段の各ＦＥＴのゲートにディジタル信
号の各ビットの信号がパラレルに供給されると、ピント
値が１であるＦＥＴはオンとなってそれぞれの駆動能力
、すなわちコンダクタンスに基づく電流がドレイン・ソ
ース間に流れる。このとき各ＦＥＴの駆動能力を上記の
ように定めたことにより、供給されるディジタル信号の
値の増加に伴って合成コンダクタンスは単調に増加する
。したがって、供給されるディジタル信号の値に対応す
る全ＦＥＴの合成コンダクタンスは一意的に定まり、第
１及び第２の信号変換手段の出力には合成コンダクタン
スに対応する一定の電圧が発生する。
第２の信号変換手段の各ＦＥＴのゲートにディジタル信
号の各ビットの信号がパラレルに供給されると、ピント
値が１であるＦＥＴはオンとなってそれぞれの駆動能力
、すなわちコンダクタンスに基づく電流がドレイン・ソ
ース間に流れる。このとき各ＦＥＴの駆動能力を上記の
ように定めたことにより、供給されるディジタル信号の
値の増加に伴って合成コンダクタンスは単調に増加する
。したがって、供給されるディジタル信号の値に対応す
る全ＦＥＴの合成コンダクタンスは一意的に定まり、第
１及び第２の信号変換手段の出力には合成コンダクタン
スに対応する一定の電圧が発生する。
判断手段はこの第１及び第２の信号変換手段からの電圧
の差に応じてハイ又はローの信号を出力する。これによ
って結果的に第１及び第２の信号変換手段に入力された
二つのディジタル信号の値の大小が示される。
の差に応じてハイ又はローの信号を出力する。これによ
って結果的に第１及び第２の信号変換手段に入力された
二つのディジタル信号の値の大小が示される。
また、前記ｍの値を２とし、信号変換手段の各ＦＥＴの
駆動能力を所定の駆動能力の１倍、２倍、４倍、・・・
２″１倍とすることにより、入力されるディジタル信
号の値に対して合成コンダクタンスが直線的に増加する
ので、実際の取扱いが極めて容易になる。
駆動能力を所定の駆動能力の１倍、２倍、４倍、・・・
２″１倍とすることにより、入力されるディジタル信
号の値に対して合成コンダクタンスが直線的に増加する
ので、実際の取扱いが極めて容易になる。
以下に図面を参照しつつ本発明の一実施例について説明
する。第１図は本発明の一実施例であるディジタル値比
較回路の回路図、第２図は本実施例で使用するＭＯ３型
電界効果トランジスタ（以下ＭＯＳ Ｆ ＥＴと略記す
る）の概略的なサイズを示す平面図、第３図は入力ディ
ジタル信号の値とＭＯＳＦＥＴの合成コンダクタンスと
の関係を示すグラフである。また以下では入力されるデ
ィジタル信号が４ビツトの場合について説明する。
する。第１図は本発明の一実施例であるディジタル値比
較回路の回路図、第２図は本実施例で使用するＭＯ３型
電界効果トランジスタ（以下ＭＯＳ Ｆ ＥＴと略記す
る）の概略的なサイズを示す平面図、第３図は入力ディ
ジタル信号の値とＭＯＳＦＥＴの合成コンダクタンスと
の関係を示すグラフである。また以下では入力されるデ
ィジタル信号が４ビツトの場合について説明する。
第１図において、左側の４つのＮチャンネルのＭＯ３Ｆ
ＥＴＩＯ〜１３はいずれもノーマリ−オン型であり、後
述するように所定の駆動能力で動作するものである。こ
のＭＯ３ＦＥＴＩＯ〜１３のドレイン及びソースは互い
に並列に接続され、各ゲートは入力端子１４〜１７にそ
れぞれ接続されている。これによって一方の信号変換回
路が構成される。同じく右側の４つのノーマリ−オン型
のＭＯＳＦＥＴ２０〜２３もそれぞれのドレイン及びソ
ースが並列に接続され、各ゲートは入力端子２４〜２７
に接続されている。これらの駆動能力は対応するＭＯ３
ＦＥＴＩＯ〜１３と等しい。
ＥＴＩＯ〜１３はいずれもノーマリ−オン型であり、後
述するように所定の駆動能力で動作するものである。こ
のＭＯ３ＦＥＴＩＯ〜１３のドレイン及びソースは互い
に並列に接続され、各ゲートは入力端子１４〜１７にそ
れぞれ接続されている。これによって一方の信号変換回
路が構成される。同じく右側の４つのノーマリ−オン型
のＭＯＳＦＥＴ２０〜２３もそれぞれのドレイン及びソ
ースが並列に接続され、各ゲートは入力端子２４〜２７
に接続されている。これらの駆動能力は対応するＭＯ３
ＦＥＴＩＯ〜１３と等しい。
これによってもう一方の信号変換回路が構成される。
更にＭＯ３ＦＥＴＩＯ〜１３のドレインが共通に接続さ
れた０点は、負荷抵抗Ｒ３を介して電源Ｖｃｃに接続さ
れていると共に判断手段である差動増幅回路３０の一方
の入力に接続されている。
れた０点は、負荷抵抗Ｒ３を介して電源Ｖｃｃに接続さ
れていると共に判断手段である差動増幅回路３０の一方
の入力に接続されている。
またＭＯＳＦＥＴ２０〜２３のドレインが共通に接続さ
れたＤ点は、Ｒ５と同じ値の負荷抵抗Ｒ２を介して電源
Ｖｃｃに接続されている。差動増幅回路３０の出力端子
３２からはディジタル信号の値の大小を比較した結果が
出力される。
れたＤ点は、Ｒ５と同じ値の負荷抵抗Ｒ２を介して電源
Ｖｃｃに接続されている。差動増幅回路３０の出力端子
３２からはディジタル信号の値の大小を比較した結果が
出力される。
次にＭＯＳＦＥＴ１０〜１３．２０〜２３の駆動能力、
すなわちオンとなったときのドレイン・ソース間のコン
ダクタンスの関係について説明する。ＭＯＳＦＥＴＩＯ
２２０のコンダクタンスをｇとしたときに各ＭＯ３ＦＥ
Ｔは、 ＭＯＳＦＥＴＩ０．２０・・・ ｇ ＭＯ３ＦＥＴＩＩ、２１・・・２ｇ Ｍ０３ＦＥＴ１２．２２・・・４ｇ Ｍ０５ＦＥＴ１３．２３・・・８ｇ という大きさのコンダクタンスを持つよう形成されてい
る。すなわち各信号入力回路のＭＯＳＦＥＴのコンダク
タンスは、番号が増えるにしたがってｇの２°倍、２′
倍、２２倍、２８倍となっている。
すなわちオンとなったときのドレイン・ソース間のコン
ダクタンスの関係について説明する。ＭＯＳＦＥＴＩＯ
２２０のコンダクタンスをｇとしたときに各ＭＯ３ＦＥ
Ｔは、 ＭＯＳＦＥＴＩ０．２０・・・ ｇ ＭＯ３ＦＥＴＩＩ、２１・・・２ｇ Ｍ０３ＦＥＴ１２．２２・・・４ｇ Ｍ０５ＦＥＴ１３．２３・・・８ｇ という大きさのコンダクタンスを持つよう形成されてい
る。すなわち各信号入力回路のＭＯＳＦＥＴのコンダク
タンスは、番号が増えるにしたがってｇの２°倍、２′
倍、２２倍、２８倍となっている。
ＭＯＳＦＥＴのコンダクタンスをこのような値とするた
めには、製造時においてゲート幅を制御する。すなわち
第２図に示すようにチャンネル長りを一定としたときの
コンダクタンスは、ゲート幅Ｗに比例することが知られ
ているので、ＭＯＳＦＥＴを集積化して製造する際に、
ゲート幅Ｗを希望するコンダクタンスに応じて変化させ
る。これにより所定のコンダクタンスを持ったＭＯＳＦ
ＥＴを一括して形成することができる。
めには、製造時においてゲート幅を制御する。すなわち
第２図に示すようにチャンネル長りを一定としたときの
コンダクタンスは、ゲート幅Ｗに比例することが知られ
ているので、ＭＯＳＦＥＴを集積化して製造する際に、
ゲート幅Ｗを希望するコンダクタンスに応じて変化させ
る。これにより所定のコンダクタンスを持ったＭＯＳＦ
ＥＴを一括して形成することができる。
上記のようなコンダクタンスを有するＭＯＳＦＥＴ１０
〜１３．２０〜２３の各ゲートに４ビツトのディジタル
信号がパラレルに入力されると、ビット値「１」 （バ
イパルス）の信号が入力されたＭＯＳＦＥＴのみがオン
となり、合成コンダクタンスに寄与する０例えば、ＭＯ
３ＦＥＴＩＯ〜１３に入力されるディジタル信号Ａが（
Ａｓ、ＡｚＡＩ＋ＡＯ） ＝ （１０１１）であるとき
には、ＭＯＳＦＥＴ１３．１１．１０がオン、ＭＯＳＦ
ＥＴ１２がオフである。したがってこのときの合成コン
ダクタンスはｌ１ｇとなる。また、ＭＯＳＦＥＴ２０〜
２３に入力されるディジタル信号Ｂが（Ｂ３．Ｂ、、Ｂ
、、Ｂ、 ）＝ （１０００）であるときには、ＭＯ３
ＦＥＴ２３がオン、ＭＯ３ＦＥＴ２２．２１．２０がオ
フである。したがって、このときの合成コンダクタンス
は８ｇとなる。
〜１３．２０〜２３の各ゲートに４ビツトのディジタル
信号がパラレルに入力されると、ビット値「１」 （バ
イパルス）の信号が入力されたＭＯＳＦＥＴのみがオン
となり、合成コンダクタンスに寄与する０例えば、ＭＯ
３ＦＥＴＩＯ〜１３に入力されるディジタル信号Ａが（
Ａｓ、ＡｚＡＩ＋ＡＯ） ＝ （１０１１）であるとき
には、ＭＯＳＦＥＴ１３．１１．１０がオン、ＭＯＳＦ
ＥＴ１２がオフである。したがってこのときの合成コン
ダクタンスはｌ１ｇとなる。また、ＭＯＳＦＥＴ２０〜
２３に入力されるディジタル信号Ｂが（Ｂ３．Ｂ、、Ｂ
、、Ｂ、 ）＝ （１０００）であるときには、ＭＯ３
ＦＥＴ２３がオン、ＭＯ３ＦＥＴ２２．２１．２０がオ
フである。したがって、このときの合成コンダクタンス
は８ｇとなる。
各ＭＯ３ＦＥＴのコンダクタンスを上記のように２の罵
乗倍づつの系列としたのは、こうすることによって入力
されるディジタル信号の値に対して合成コンダクタンス
が第３図に示すように直線的に増加するからである。し
たがって、入力されるディジタル信号の値と合成コンダ
クタンスとは一対一に対応する。
乗倍づつの系列としたのは、こうすることによって入力
されるディジタル信号の値に対して合成コンダクタンス
が第３図に示すように直線的に増加するからである。し
たがって、入力されるディジタル信号の値と合成コンダ
クタンスとは一対一に対応する。
このようにディジタル信号Ａが入力端子１４〜１７に入
力されると、電源Ｖｃｃから抵抗Ｒ１を介して供給され
る電流がＭＯ３ＦＥＴＩＯ〜１３の合成コンダクタンス
の値に応じて流れる。したがって、０点における電位は
入力されるディジタル信号Ａの値によって一意的に定ま
る。同様にＤ点における電位も入力端子２４〜２７に入
力されるディジタル信号Ｂの値によって一意的に定まる
。
力されると、電源Ｖｃｃから抵抗Ｒ１を介して供給され
る電流がＭＯ３ＦＥＴＩＯ〜１３の合成コンダクタンス
の値に応じて流れる。したがって、０点における電位は
入力されるディジタル信号Ａの値によって一意的に定ま
る。同様にＤ点における電位も入力端子２４〜２７に入
力されるディジタル信号Ｂの値によって一意的に定まる
。
この０点とＤ点の電位が差動増幅回路３０の入力電圧と
なり、差動増幅回路はこの二つの入力の電圧差に応じた
信号を出力端子３２に出力する。この信号によりディジ
タル信号ＡとＢとの大小関係を判断する。また、この信
号の極性に応じて「０」又は「１」の信号を出力するよ
うにしてもよい。
なり、差動増幅回路はこの二つの入力の電圧差に応じた
信号を出力端子３２に出力する。この信号によりディジ
タル信号ＡとＢとの大小関係を判断する。また、この信
号の極性に応じて「０」又は「１」の信号を出力するよ
うにしてもよい。
第１図のような構成のディジタル値比較回路の最大の特
徴は、各ビットの信号がパラレルに入力され比較結果が
直ちに得られるということである。
徴は、各ビットの信号がパラレルに入力され比較結果が
直ちに得られるということである。
第１図の回路は第４図に示す従来回路のように補数化回
路や加減算回路を用いる必要がないので、一つ一つのゲ
ートを通過する場合の遅延が問題とならない。特に加減
算回路におけるキャリー情報の伝搬に必要とされる時間
が一切不要であるため、入力信号のビット数が増加して
も遅延時間はほとんど変わらないという利点がある。
路や加減算回路を用いる必要がないので、一つ一つのゲ
ートを通過する場合の遅延が問題とならない。特に加減
算回路におけるキャリー情報の伝搬に必要とされる時間
が一切不要であるため、入力信号のビット数が増加して
も遅延時間はほとんど変わらないという利点がある。
また第１図の回路では、差動増幅回路を構成する定電流
回路をカレントミラー型とすれば、差動増幅回路におい
て必要とされるトランジスタはせいぜい４〜５個であり
、この他に二つの信号入力回路において信号のビット数
分のトランジスタが必要となるだけである。この全トラ
ンジスタ数は入力信号のビット数が増加しても第４図の
従来回路はど増加することはなく、したがって従来回路
に比べて必要なトランジスタ数を大幅に削減することが
できる。これによって、第１図の回路をＬＳＩ化する際
に要する面積を小さく抑えることができ、回路の高密度
化、高集積化を図ることができる。
回路をカレントミラー型とすれば、差動増幅回路におい
て必要とされるトランジスタはせいぜい４〜５個であり
、この他に二つの信号入力回路において信号のビット数
分のトランジスタが必要となるだけである。この全トラ
ンジスタ数は入力信号のビット数が増加しても第４図の
従来回路はど増加することはなく、したがって従来回路
に比べて必要なトランジスタ数を大幅に削減することが
できる。これによって、第１図の回路をＬＳＩ化する際
に要する面積を小さく抑えることができ、回路の高密度
化、高集積化を図ることができる。
本実施例では入力信号のビット数が４ビツトの場合につ
いて説明したが、本発明はこれに限られるものではなく
、これ以外のビット数、例えば８ビ、ト、１６ビツトな
どの入力信号に対しても同様に本発明を適用することが
でき、しかもかかる場合の遅延時間は上述のように４ビ
ツトの場合とほとんど変わらない。
いて説明したが、本発明はこれに限られるものではなく
、これ以外のビット数、例えば８ビ、ト、１６ビツトな
どの入力信号に対しても同様に本発明を適用することが
でき、しかもかかる場合の遅延時間は上述のように４ビ
ツトの場合とほとんど変わらない。
また、本実施例では各ＭＯＳ Ｆ ＥＴのコンダクタン
スが２の罵乗倍になる系列としたが、本発明はこれに限
られるものではなく、２以上の数の罵乗倍の系列にすれ
ば入力ディジタル信号の値に対してコンダクタンスを一
意的に対応させることができる。
スが２の罵乗倍になる系列としたが、本発明はこれに限
られるものではなく、２以上の数の罵乗倍の系列にすれ
ば入力ディジタル信号の値に対してコンダクタンスを一
意的に対応させることができる。
以上説明したように本発明によれば、信号の遅延の原因
となる補数化回路や加減算回路を使用する必要がないの
で、高速な動作によってディジタル値の比較結果が得ら
れ、しかもビット数が増加してもそれによってほとんど
処理時間が変化せず、また、補数化回路や加減算回路が
不要であるため回路の構成に必要なトランジスタの総数
を削減することができ、したがって回路をＬＳＩ化する
際に高密度化及び高集積化を図ることができるディジタ
ル値比較回路を提供することができる。
となる補数化回路や加減算回路を使用する必要がないの
で、高速な動作によってディジタル値の比較結果が得ら
れ、しかもビット数が増加してもそれによってほとんど
処理時間が変化せず、また、補数化回路や加減算回路が
不要であるため回路の構成に必要なトランジスタの総数
を削減することができ、したがって回路をＬＳＩ化する
際に高密度化及び高集積化を図ることができるディジタ
ル値比較回路を提供することができる。
第１図は本発明の一実施例のディジタル値比較回路の回
路図、第２図はＭＯＳ Ｆ ＥＴの構造の概略を示す平
面図、第３図は入力ディジタル信号と合成コンダクタン
スとの関係を概略的に示したグラフ、第４図は従来のデ
ィジタル値比較回路の一例を示す回路図である。 １０〜１３．２０〜２３・・・ＭＯＳＦＥＴ、１４〜１
７．２４〜２７・・・入力端子、３０１８．差動増幅回
路、３２・・・出力端子、Ｒ＋、 Ｒｚ・・・抵抗、Ｖ
ｃｃ・・・電源。 出願人 新日本製鐵 株式會社 代理人弁理士 半 １）昌 男 第３図 第４図
路図、第２図はＭＯＳ Ｆ ＥＴの構造の概略を示す平
面図、第３図は入力ディジタル信号と合成コンダクタン
スとの関係を概略的に示したグラフ、第４図は従来のデ
ィジタル値比較回路の一例を示す回路図である。 １０〜１３．２０〜２３・・・ＭＯＳＦＥＴ、１４〜１
７．２４〜２７・・・入力端子、３０１８．差動増幅回
路、３２・・・出力端子、Ｒ＋、 Ｒｚ・・・抵抗、Ｖ
ｃｃ・・・電源。 出願人 新日本製鐵 株式會社 代理人弁理士 半 １）昌 男 第３図 第４図
Claims (2)
- （１）ｎビット（ｎは２以上の整数）の二つのディジタ
ル値の大小を比較するディジタル値比較回路において、 所定の駆動能力のｍ０＾０倍、ｍ＾１倍、ｍ＾２倍、・
・・、ｍ＾ｎ＾−＾１倍（ｍは２以上の数）の駆動能力
を有するｎ個のＦＥＴが並列に接続された第１の信号変
換手段と、 該第１の信号変換手段と同一に構成された第２の信号変
換手段と、 前記第１の信号変換手段の出力信号と前記第２の信号変
換手段の出力信号とを二つの入力信号とし、該２つの入
力信号の電圧差に応じて信号を出力する制御手段とを設
け、 比較するｎビットの一方のディジタル値を前記第１の信
号変換手段の各ＦＥＴの各ゲートに、前記ｍ＾ｎ＾−＾
１倍の駆動能力を有するＦＥＴのゲートに最上位のビッ
ト信号を加え、以下駆動能力の大きい順に高い桁のビッ
ト信号を加えるようにして供給し、同様にして他方のデ
ィジタル値を前記第２の信号変換手段に供給することに
より、比較するデジィタル値の大小関係を示す信号を前
記判断手段の出力より得ることを特徴とするディジタル
値比較回路。 - （２）前記ｍが２であることを特徴とする請求項１記載
のディジタル値比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229770A JPH04111018A (ja) | 1990-08-30 | 1990-08-30 | ディジタル値比較回路 |
| US07/751,531 US5220306A (en) | 1990-08-30 | 1991-08-29 | Digital signal comparator for comparing n-bit binary signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229770A JPH04111018A (ja) | 1990-08-30 | 1990-08-30 | ディジタル値比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111018A true JPH04111018A (ja) | 1992-04-13 |
Family
ID=16897405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229770A Pending JPH04111018A (ja) | 1990-08-30 | 1990-08-30 | ディジタル値比較回路 |
Country Status (2)
| Country | Link |
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| US (1) | US5220306A (ja) |
| JP (1) | JPH04111018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038126A (ko) * | 2002-10-31 | 2004-05-08 | 삼성전자주식회사 | 전류 소모를 감소시키는 데이터 비교기 |
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| KR100282432B1 (ko) * | 1998-08-31 | 2001-02-15 | 김영환 | 티디디비(ｔｄｄｂ) 테스트 패턴 및 그를 이용한 모스캐패시터유전체막의 ｔｄｄｂ테스트방법 |
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- 1990-08-30 JP JP2229770A patent/JPH04111018A/ja active Pending
-
1991
- 1991-08-29 US US07/751,531 patent/US5220306A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20040038126A (ko) * | 2002-10-31 | 2004-05-08 | 삼성전자주식회사 | 전류 소모를 감소시키는 데이터 비교기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5220306A (en) | 1993-06-15 |
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