JPH0411131B2 - - Google Patents
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- JPH0411131B2 JPH0411131B2 JP60268377A JP26837785A JPH0411131B2 JP H0411131 B2 JPH0411131 B2 JP H0411131B2 JP 60268377 A JP60268377 A JP 60268377A JP 26837785 A JP26837785 A JP 26837785A JP H0411131 B2 JPH0411131 B2 JP H0411131B2
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- Japan
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- normally
- gallium arsenide
- gate
- arsenide semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路のうち特にガリウ
ム砒素半導体集積回路に関するものである。
ム砒素半導体集積回路に関するものである。
以下、従来技術として昭和59年度電子通信学会
総合全国大会予稿集P2−306図１記載のＥ／Ｄ型
Direct Coupled FET Logic回路（以下これを
Ｅ／Ｄ型DCFL回路と略記する）におけるセンス
アンプ回路について説明する。第２図に従来技術
の回路構成を示す。図中２１及び２４はノーマリ
オン型金属−半導体電界効果型トランジスタ（以
下、金属−半導体電界効果型トランジスタを
MESFETと略記する）２２，２３及び２５はノ
ーマリオフ型MESFETでノーマリオン型
MESFET２１は、ドレインが正の電源（ノード
２６）に、ゲート及びソースがノーマリオフ型
MESFET２２のドレイン及びノーマリオフ型
MESFET２３のゲート以外の第１の端子（ノー
ド２７）に接続され、ノーマリオフ型MESFET
２２は、ドレインがノーマリオン型MESFET２
１のゲート及びソース及びノーマリオフ型
MESFET２３のゲート以外の第１の端子（ノー
ド２７）に、ゲートが入力ノード（ノード２８）
に、ソースが接地電位にそれぞれ接続され、ノー
マリオフ型MESET２３は、ゲート以外の２端子
のうち第１の端子がノーマリオン型MESFET２
１のゲート及びソース及びノーマリオフ型
MESFET２２のドレイン（ノード２７）に接続
され、第２の端子がノーマリオフ型MESFET２
５ゲート（ノード３０）に接続され、ゲートに
は、上記第１の端子と第２の端子間の導通、非導
通を制御する信号が入力する（ノード２９）、ノ
ーマリオン型MESFET２４はドレインが正の電
源（ノード２６）にゲート及びソースがノーマリ
オフ型MESFET２５のドレイン（ノード３１）
に接続され、ノーマリオフ型MESFET２５は、
ドレインがノーマリオン型MESFET２４のゲー
ト及びソース（ノード３１）にゲートがノーマリ
オフ型MESFET２３のゲート以外の第２の端子
（ノード３０）にソースが接地電位に接続される。
また、ノード３１が出力ノードとなる。
総合全国大会予稿集P2−306図１記載のＥ／Ｄ型
Direct Coupled FET Logic回路（以下これを
Ｅ／Ｄ型DCFL回路と略記する）におけるセンス
アンプ回路について説明する。第２図に従来技術
の回路構成を示す。図中２１及び２４はノーマリ
オン型金属−半導体電界効果型トランジスタ（以
下、金属−半導体電界効果型トランジスタを
MESFETと略記する）２２，２３及び２５はノ
ーマリオフ型MESFETでノーマリオン型
MESFET２１は、ドレインが正の電源（ノード
２６）に、ゲート及びソースがノーマリオフ型
MESFET２２のドレイン及びノーマリオフ型
MESFET２３のゲート以外の第１の端子（ノー
ド２７）に接続され、ノーマリオフ型MESFET
２２は、ドレインがノーマリオン型MESFET２
１のゲート及びソース及びノーマリオフ型
MESFET２３のゲート以外の第１の端子（ノー
ド２７）に、ゲートが入力ノード（ノード２８）
に、ソースが接地電位にそれぞれ接続され、ノー
マリオフ型MESET２３は、ゲート以外の２端子
のうち第１の端子がノーマリオン型MESFET２
１のゲート及びソース及びノーマリオフ型
MESFET２２のドレイン（ノード２７）に接続
され、第２の端子がノーマリオフ型MESFET２
５ゲート（ノード３０）に接続され、ゲートに
は、上記第１の端子と第２の端子間の導通、非導
通を制御する信号が入力する（ノード２９）、ノ
ーマリオン型MESFET２４はドレインが正の電
源（ノード２６）にゲート及びソースがノーマリ
オフ型MESFET２５のドレイン（ノード３１）
に接続され、ノーマリオフ型MESFET２５は、
ドレインがノーマリオン型MESFET２４のゲー
ト及びソース（ノード３１）にゲートがノーマリ
オフ型MESFET２３のゲート以外の第２の端子
（ノード３０）にソースが接地電位に接続される。
また、ノード３１が出力ノードとなる。
次に動作について説明する。第２図においてノ
ーマリオン型MESFET２１とノーマリオフ型
MESFET２２、及びノーマリオン型MESFET２
４とノーマリオフ型MESFET２５はそれぞれ
Ｅ／Ｄインバータ回路を構成し、ノーマリオフ型
MESFET２３は、ノード２９の制御信号によつ
てノード２７とノード３０の間の導通、非導通を
制御するトランスフアゲートとなつている。ノー
ド２８から論理信号が入力すると、ノーマリオン
型MESFET２１とノーマリオフ型MESFET２２
から構成されるインバータ回路により反転され、
ノード２７から出力される。ここでノード２９か
らの制御信号がLowレベルでトランスフアゲー
ト２３が非導通状態の時はノード２７のレベルは
ノード３０には伝えられず、ノード２７のHigh
レベルはノード２６の電源電圧まで上昇する。逆
に、ノード２９からの制御信号がHighレベルで
トランスフアゲート２３が導通状態のときは、初
段のインバータの出力ノード２７の電位はノード
３０に伝えられ、ノーマリオン型MESFET２４
とノーマリオフ型MESFET２５からなるインバ
ータ回路によりさらに反転されノート３１より出
力される。ところで、MESFETにおいては、ゲ
ート・ソース間の電位は、ゲート金属とガリウム
砒素半導体基板間のシヨツトキバリア高さである
0.6V程度以上に上がることができず、また通常
ノード２６の電源電位は上記シヨツトキバリア高
さよりも高く設定される。従つてこのとかノード
２７とノード３０のHighレベルは、ノーマリオ
フ型MESFET２５のゲート・ソース間のシヨツ
トキバリア高さである0.6V程度の値となる。
ーマリオン型MESFET２１とノーマリオフ型
MESFET２２、及びノーマリオン型MESFET２
４とノーマリオフ型MESFET２５はそれぞれ
Ｅ／Ｄインバータ回路を構成し、ノーマリオフ型
MESFET２３は、ノード２９の制御信号によつ
てノード２７とノード３０の間の導通、非導通を
制御するトランスフアゲートとなつている。ノー
ド２８から論理信号が入力すると、ノーマリオン
型MESFET２１とノーマリオフ型MESFET２２
から構成されるインバータ回路により反転され、
ノード２７から出力される。ここでノード２９か
らの制御信号がLowレベルでトランスフアゲー
ト２３が非導通状態の時はノード２７のレベルは
ノード３０には伝えられず、ノード２７のHigh
レベルはノード２６の電源電圧まで上昇する。逆
に、ノード２９からの制御信号がHighレベルで
トランスフアゲート２３が導通状態のときは、初
段のインバータの出力ノード２７の電位はノード
３０に伝えられ、ノーマリオン型MESFET２４
とノーマリオフ型MESFET２５からなるインバ
ータ回路によりさらに反転されノート３１より出
力される。ところで、MESFETにおいては、ゲ
ート・ソース間の電位は、ゲート金属とガリウム
砒素半導体基板間のシヨツトキバリア高さである
0.6V程度以上に上がることができず、また通常
ノード２６の電源電位は上記シヨツトキバリア高
さよりも高く設定される。従つてこのとかノード
２７とノード３０のHighレベルは、ノーマリオ
フ型MESFET２５のゲート・ソース間のシヨツ
トキバリア高さである0.6V程度の値となる。
また、ノード２７のLowレベルは、トランス
フアゲート２３の通常、非導通にかからず常に一
定値（接地電位程度）となる。
フアゲート２３の通常、非導通にかからず常に一
定値（接地電位程度）となる。
従来のＥ／Ｄ型DCFL回路は以上のような構成
を有するため、トランスフアゲート２３が非導通
状態のときに前段の出力のHighレベルが電源電
位まで上がつてしまい、次にトランスフアゲート
が導通し、同時に前段の出力ノードがHighレベ
ルからLowレベルに変化すると、このノードの
電圧振幅が大きくなり、HighレベルからLowレ
ベルへの変化が遅いという問題点があつた。
を有するため、トランスフアゲート２３が非導通
状態のときに前段の出力のHighレベルが電源電
位まで上がつてしまい、次にトランスフアゲート
が導通し、同時に前段の出力ノードがHighレベ
ルからLowレベルに変化すると、このノードの
電圧振幅が大きくなり、HighレベルからLowレ
ベルへの変化が遅いという問題点があつた。
この発明は、上記のような問題点を解消するた
めになされたもので、複数の半絶縁性ガリウム砒
素半導体電界型トランジスタによつて構成され、
第１の論理回路の出力ノードと第２の論理回路の
入力ノードとの間をトランスフアゲートによつて
接続したものにおいて、このトランスフアゲート
前段の出力ノードのHighレベルを常に金属−半
導体界面のシヨツトキバリア高さ程度とすること
によつて、トランスフアゲートが非導通状態から
導通状態へ変化し、同時に前段の出力ノードが
HighレベルからLowレベルに変化した時にこの
ノードの立下がり時間を短縮し、高速動作に適し
たガリウム砒素半導体集積回路を提供することを
目的とする。
めになされたもので、複数の半絶縁性ガリウム砒
素半導体電界型トランジスタによつて構成され、
第１の論理回路の出力ノードと第２の論理回路の
入力ノードとの間をトランスフアゲートによつて
接続したものにおいて、このトランスフアゲート
前段の出力ノードのHighレベルを常に金属−半
導体界面のシヨツトキバリア高さ程度とすること
によつて、トランスフアゲートが非導通状態から
導通状態へ変化し、同時に前段の出力ノードが
HighレベルからLowレベルに変化した時にこの
ノードの立下がり時間を短縮し、高速動作に適し
たガリウム砒素半導体集積回路を提供することを
目的とする。
この発明に係わるガリウム砒素半導体集積回路
は、トランスフアゲートの前段の出力ノードを、
少くともソースを接地電位とするノーマリオフ型
MESFETのゲートに接続したものである。
は、トランスフアゲートの前段の出力ノードを、
少くともソースを接地電位とするノーマリオフ型
MESFETのゲートに接続したものである。
この発明におけるノーマリオフ型MESFETは、
トランスゲートの前段の出力ノードの電位をトラ
ンスフアゲートの導通状態、非導通状態に関らず
常に金属−半導体界面のシヨツトキバリア高さ程
度とする。
トランスゲートの前段の出力ノードの電位をトラ
ンスフアゲートの導通状態、非導通状態に関らず
常に金属−半導体界面のシヨツトキバリア高さ程
度とする。
以下、この発明の一実施例を図について説明す
る。第１図において、１及び４はノーマリオン型
MESFET、２，３，５及び１２はノーマリオフ
型MESFETで、ノーマリオン型MESFET１は、
ドレインが正の電源（ノード６）に、ゲート及び
ソースがノーマリオフ型MESFET２のドレイン
及びノーマリオフ型MESFET１２のゲート及び
ノーマリオフ型MESFET３のゲート以外の第１
の端子（ノード７）に接続され、ノーマリオフ型
MESFET２は、ドレインがノーマリオン型
MESFET１のゲート及びソース及びノーマリオ
フ型MESFET１２のゲート及びノーマリオフ型
MESFET３のゲート以外の第１の端子（ノード
７）に、ゲートが入力ノード（ノード８）に、ソ
ースが接地電位にそれぞれ接続され、ノーマリオ
フ画MESFET３は、ゲート以外の２端子のうち
第１の端子がノーマリオン型MESFET１のゲー
ト及びソース及びノーマリオフ型MESFET２の
ドレイン及びノーマリオフ型MESFET１２のゲ
ート（ノード７）に接続され、第２の端子がノー
マリオフ型MESFET５のゲート（ノード１０）
に接続され、ゲートには上記第１の端子と第２の
端子間の導通、非導通を制御する信号が入力する
（ノード９）。ノーマリオン型MESFET４はドレ
インが正の電源（ノード６）に、ゲート及びソー
スがノーマリオフ型MESFET５のドレイン（ノ
ード１１）に接続され、ノーマリオフ型
MESFET５は、ドレインがノーマリオン型
MESFET４のゲート及びソース（ノード１１）
に、ゲートがノーマリオフ型MESFET３のゲー
ト以外の第２の端子（ノード１０）に、ソースが
接地電位に接続され、ノーマリオフ型MESFET
１２はゲートがノーマリオン型MESFET１のゲ
ート及びソース及びノーマリオフ型MESFET２
のドレイン及びノーマリオフ型MESFET３のゲ
ート以外の第１の端子（ノード７）に接続され、
少くともソースが接地電位に接続される。また、
ノード１１が出力ノードとなる。
る。第１図において、１及び４はノーマリオン型
MESFET、２，３，５及び１２はノーマリオフ
型MESFETで、ノーマリオン型MESFET１は、
ドレインが正の電源（ノード６）に、ゲート及び
ソースがノーマリオフ型MESFET２のドレイン
及びノーマリオフ型MESFET１２のゲート及び
ノーマリオフ型MESFET３のゲート以外の第１
の端子（ノード７）に接続され、ノーマリオフ型
MESFET２は、ドレインがノーマリオン型
MESFET１のゲート及びソース及びノーマリオ
フ型MESFET１２のゲート及びノーマリオフ型
MESFET３のゲート以外の第１の端子（ノード
７）に、ゲートが入力ノード（ノード８）に、ソ
ースが接地電位にそれぞれ接続され、ノーマリオ
フ画MESFET３は、ゲート以外の２端子のうち
第１の端子がノーマリオン型MESFET１のゲー
ト及びソース及びノーマリオフ型MESFET２の
ドレイン及びノーマリオフ型MESFET１２のゲ
ート（ノード７）に接続され、第２の端子がノー
マリオフ型MESFET５のゲート（ノード１０）
に接続され、ゲートには上記第１の端子と第２の
端子間の導通、非導通を制御する信号が入力する
（ノード９）。ノーマリオン型MESFET４はドレ
インが正の電源（ノード６）に、ゲート及びソー
スがノーマリオフ型MESFET５のドレイン（ノ
ード１１）に接続され、ノーマリオフ型
MESFET５は、ドレインがノーマリオン型
MESFET４のゲート及びソース（ノード１１）
に、ゲートがノーマリオフ型MESFET３のゲー
ト以外の第２の端子（ノード１０）に、ソースが
接地電位に接続され、ノーマリオフ型MESFET
１２はゲートがノーマリオン型MESFET１のゲ
ート及びソース及びノーマリオフ型MESFET２
のドレイン及びノーマリオフ型MESFET３のゲ
ート以外の第１の端子（ノード７）に接続され、
少くともソースが接地電位に接続される。また、
ノード１１が出力ノードとなる。
以下、第１図に基き上記実施例の作用効果につ
いて説明する。ノーマリオン型MESFET１とノ
ーマリオフ型MESFET２、及びノーマリオン型
MESFET４とノーマリオフ型MESFET５はそれ
ぞれＥ／Ｄインバータ回路からなる第１及び第２
の論理回路を構成しノーマリオフ型MESFET３
はノード９の制御信号によつてノード７とノード
１０の間の導通、非導通を制御するトランスフア
ゲートとなつている。また、ノーマリオフ型
MESFET１２は、第１の論理回路の出力ノード
７におけるHighレベルの電位を金属−半導体界
面のシヨツトキバリア高さの電位にクランプする
クランプ手段を構成する。
いて説明する。ノーマリオン型MESFET１とノ
ーマリオフ型MESFET２、及びノーマリオン型
MESFET４とノーマリオフ型MESFET５はそれ
ぞれＥ／Ｄインバータ回路からなる第１及び第２
の論理回路を構成しノーマリオフ型MESFET３
はノード９の制御信号によつてノード７とノード
１０の間の導通、非導通を制御するトランスフア
ゲートとなつている。また、ノーマリオフ型
MESFET１２は、第１の論理回路の出力ノード
７におけるHighレベルの電位を金属−半導体界
面のシヨツトキバリア高さの電位にクランプする
クランプ手段を構成する。
ノード８からの入力論理信号は、ノーマリオン
型MESFET１とノーマリオフ型MESFET２から
構成されるインバータ回路により反転され、ノー
ド７から出力される。このとき、ノード９への制
御信号がLowレベルでトランスフアゲート３が
非導通状態の時、ノード７のHighレベルは、ノ
ード１０へ伝えられない。このとき、ノード７の
Highレベルは、ノーマリオフ型MESFET１２の
作用により、ノード６の電源電圧まで上昇するこ
とができず、金属−半導体界面のシヨツトキバリ
ア高さである0.6V程度でクランプさられる。
型MESFET１とノーマリオフ型MESFET２から
構成されるインバータ回路により反転され、ノー
ド７から出力される。このとき、ノード９への制
御信号がLowレベルでトランスフアゲート３が
非導通状態の時、ノード７のHighレベルは、ノ
ード１０へ伝えられない。このとき、ノード７の
Highレベルは、ノーマリオフ型MESFET１２の
作用により、ノード６の電源電圧まで上昇するこ
とができず、金属−半導体界面のシヨツトキバリ
ア高さである0.6V程度でクランプさられる。
ノード９からの制御信号がHighレベルでトラ
ンスフアゲート３が導通状態のときは、ノード７
のレベルはノード１０に伝えられ、ノード７の
Highレベルは、ノーマリオフ型MESFET１２及
びノーマリオフ型MESFET５のゲート・ソース
間のシヨツトキバリア高さでクランプされ、
0.6V程度となる。すなわち、トランスフアゲー
ト３の導通、非導通にかかわらず、常にHighレ
ベルは0.6V程度の一定値になる。従つて、トラ
ンスフアーゲート３が非導通状態でノード７が
Highレベルの時、ノード７の電位は0.6V程度で
あり、次にトランスフアゲート３が導通状態とな
り、同時にノード７の電位がHighレベルから
Lowレベルに変化してもノード７の電位の変化
はトランスフアゲート３がノード７の電位変化以
前から導通状態にあつた場合と同様0.6V程度か
らLowレベル（接地電位程度）までとなる。こ
れは、従来例におけるノード２６の電源電位から
Lowレベルまでの変化と比較して電位変化の振
幅が小さく、従つて変化に要する時間が短い。
ンスフアゲート３が導通状態のときは、ノード７
のレベルはノード１０に伝えられ、ノード７の
Highレベルは、ノーマリオフ型MESFET１２及
びノーマリオフ型MESFET５のゲート・ソース
間のシヨツトキバリア高さでクランプされ、
0.6V程度となる。すなわち、トランスフアゲー
ト３の導通、非導通にかかわらず、常にHighレ
ベルは0.6V程度の一定値になる。従つて、トラ
ンスフアーゲート３が非導通状態でノード７が
Highレベルの時、ノード７の電位は0.6V程度で
あり、次にトランスフアゲート３が導通状態とな
り、同時にノード７の電位がHighレベルから
Lowレベルに変化してもノード７の電位の変化
はトランスフアゲート３がノード７の電位変化以
前から導通状態にあつた場合と同様0.6V程度か
らLowレベル（接地電位程度）までとなる。こ
れは、従来例におけるノード２６の電源電位から
Lowレベルまでの変化と比較して電位変化の振
幅が小さく、従つて変化に要する時間が短い。
第３図に、最初トランスフアゲート３，２３が
非導通かつノード７，２７がHighレベルであつ
た状態から、トランスフアゲートが導通し同時に
ノード７，２７がHighレベルからLowレベルに
変化した場合のノード７，２７の変化を示す。図
中、４１はノード７の変化、４２はノード２７の
変化を表わす。なおノード６及び２６の電源電位
は共に1.0Vとしている。第３図より明らかなよ
うに本発明による回路では従来回路に比べ、
HighレベルからLowレベルへの変化が速くなつ
ており、トランスフアゲート３による遅延時間を
短縮することができる。
非導通かつノード７，２７がHighレベルであつ
た状態から、トランスフアゲートが導通し同時に
ノード７，２７がHighレベルからLowレベルに
変化した場合のノード７，２７の変化を示す。図
中、４１はノード７の変化、４２はノード２７の
変化を表わす。なおノード６及び２６の電源電位
は共に1.0Vとしている。第３図より明らかなよ
うに本発明による回路では従来回路に比べ、
HighレベルからLowレベルへの変化が速くなつ
ており、トランスフアゲート３による遅延時間を
短縮することができる。
上記実施例では、Ｅ／Ｄ型DCEL回路において
Ｅ／Ｄインバータ出力がトランスフアゲートのゲ
ート以外の１端子に接続されている場合を示した
が、第１及び第２の論理回路を構成しているＥ／
Ｄインバータの代わりにNOR回路、NAND回路
でも良く、またDCFL回路以外のあらゆる回路形
式において、インバータあるいはNOR回路ある
いはNAND回路の出力がトランスフアゲートの
ゲート以外の１端子に接続されている場合に適用
することができ同様の効果をあげることができ
る。
Ｅ／Ｄインバータ出力がトランスフアゲートのゲ
ート以外の１端子に接続されている場合を示した
が、第１及び第２の論理回路を構成しているＥ／
Ｄインバータの代わりにNOR回路、NAND回路
でも良く、またDCFL回路以外のあらゆる回路形
式において、インバータあるいはNOR回路ある
いはNAND回路の出力がトランスフアゲートの
ゲート以外の１端子に接続されている場合に適用
することができ同様の効果をあげることができ
る。
第４図及び第５図は本発明の他の実施例を示し
たものである。第４図はノード７を、ソース及び
ドレインが接地電位に接続されたノーマリオフ型
MESFET１２のゲートに接続した例であり、第
５図はノード７を、Ｅ／Ｄインバータを構成する
ソース設置のノーマリオフ型MESFET１２のゲ
ートに接続した例であり、どちらも同様の効果を
あげることができる。
たものである。第４図はノード７を、ソース及び
ドレインが接地電位に接続されたノーマリオフ型
MESFET１２のゲートに接続した例であり、第
５図はノード７を、Ｅ／Ｄインバータを構成する
ソース設置のノーマリオフ型MESFET１２のゲ
ートに接続した例であり、どちらも同様の効果を
あげることができる。
以上のように、この発明によれば、複数の半絶
縁性ガリウム砒素半導体電界効果型トランジスタ
によつて構成され、第１の論理回路の出力ノード
と第２の論理回路の入力ノードとの間をトランス
フアゲートによつて接続したものにおいて、第１
の論理回路の出力ノードにゲートが接続されると
ともに、ソースが接地電位ノードに接続された半
絶縁性ガリウム砒素半導体電界効果トランジスタ
からなるクランプ手段を設けたものとしたため、
トランスフアゲート前段の出力のHighレベルを
金属−半導体界面のシヨツトキ電位程度の電位に
クランプすることができるので、Highレベルか
らLowレベルへの変化時間を短縮でき、高速動
作に適したガリウム砒素半導体集積回路が得られ
る。
縁性ガリウム砒素半導体電界効果型トランジスタ
によつて構成され、第１の論理回路の出力ノード
と第２の論理回路の入力ノードとの間をトランス
フアゲートによつて接続したものにおいて、第１
の論理回路の出力ノードにゲートが接続されると
ともに、ソースが接地電位ノードに接続された半
絶縁性ガリウム砒素半導体電界効果トランジスタ
からなるクランプ手段を設けたものとしたため、
トランスフアゲート前段の出力のHighレベルを
金属−半導体界面のシヨツトキ電位程度の電位に
クランプすることができるので、Highレベルか
らLowレベルへの変化時間を短縮でき、高速動
作に適したガリウム砒素半導体集積回路が得られ
る。
第１図は、本発明の一実施例によるＥ／Ｄ型
DCFL回路の回路図、第２図は従来のＥ／Ｄ型
DCFL回路の回路図、第３図はノード７及びノー
ド２７の電位の時間変化を示す電位変化状態図で
ある。第４図及び第５図は本発明の他の実施例を
示した回路図である。 １，４，２１，２４はノーマリオン型
MESFET、２，３，５，１２，２３，２５はノ
ーマリオフ型MESFET、６〜１１，２６〜３１
はそれぞれ各ノードを示す。また、４１はノード
７の電位変化、４２はノード２７の電位変化をそ
れぞれ表わしている。
DCFL回路の回路図、第２図は従来のＥ／Ｄ型
DCFL回路の回路図、第３図はノード７及びノー
ド２７の電位の時間変化を示す電位変化状態図で
ある。第４図及び第５図は本発明の他の実施例を
示した回路図である。 １，４，２１，２４はノーマリオン型
MESFET、２，３，５，１２，２３，２５はノ
ーマリオフ型MESFET、６〜１１，２６〜３１
はそれぞれ各ノードを示す。また、４１はノード
７の電位変化、４２はノード２７の電位変化をそ
れぞれ表わしている。
Claims (1)
- 【特許請求の範囲】 １ 複数の半絶縁性ガリウム砒素半導体電界効果
型トランジスタによつて構成され、少なくとも第
１の入力ノードと第１の出力ノードとを有し、上
記第１の入力ノードにゲートが接続され、上記出
力ノードと接地電位ノードとの間に接続されたノ
ーマリオフ型の半絶縁性ガリウム砒素半導体電界
効果トランジスタを有した第１の論理回路、 複数の半絶縁性ガリウム砒素半導体電界効果型
トランジスタによつて構成され、少なくとも第２
の入力ノードと第２の出力ノードとを有し、上記
第２の入力ノードにゲートが接続され、上記出力
ノードと接地電位ノードとの間に接続されたノー
マリオフ型の半絶縁性ガリウム砒素半導体電界効
果トランジスタを有した第２の論理回路、 上記第１の論理回路の第１の出力ノードと上記
第２の論理回路の第２の入力ノードとの間に接続
され、導通、非導通状態を制御する制御信号がゲ
ートに入力される半絶縁性ガリウム砒素半導体電
界効果型トランジスタからなるトランスフアゲー
ト、 上記第１の論理回路の第１の出力ノードにゲー
トが接続されるとともに、ソースが接地電位ノー
ドに接続された半絶縁性ガリウム砒素半導体電界
効果トランジスタからなるクランプ手段を備えた
ガリウム砒素半導体集積回路。 ２ 第１の論理回路は、インバータ回路あるいは
NOR回路あるいはNAND回路のいずれか１つの
回路であることを特徴とする特許請求の範囲第１
項記載のガリウム砒素半導体集積回路。 ３ 第１の論理回路は、第１の入力ノードにゲー
トが接続されるノーマリオフ型の半絶縁性ガリウ
ム砒素半導体電界効果型トランジスタが第１の出
力ノードと接地ノードとの間に接続され、このノ
ーマリオフ型の半絶縁性ガリウム砒素半導体電界
効果型トランジスタとでインバータ回路を構成
し、電源電位ノードと第１の出力ノードとの間に
接続されるとともにゲートが第１の出力ノードに
接続されたノーマリオン型の半絶縁性ガリウム砒
素半導体電界効果型トランジスタを有したもので
あることを特徴とする特許請求の範囲第１項記載
のガリウム砒素半導体集積回路。 ４ 第２の論理回路は、インバータ回路あるいは
NOR回路あるいはNAND回路のいずれか１つの
回路であることを特徴とする特許請求の範囲第１
項又は第２項記載のガリウム砒素半導体集積回
路。 ５ 第２の論理回路は、第２の入力ノードにゲー
トが接続されるノーマリオフ型の半絶縁性ガリウ
ム砒素半導体電界効果型トランジスタは第２の出
力ノードと接地ノードとの間に接続され、このノ
ーマリオフ型の半絶縁性ガリウム砒素半導体電界
トランジスタとでインバータ回路を構成し、電源
電位ノードと第２の出力ノードとの間に接続され
るとともにゲートが第２の出力ノードに接続され
たノーマリオン型の半絶縁性ガリウム砒素半導体
電界効果型トランジスタを有したものであること
を特徴とする特許請求の範囲第１項ないし第３項
のいずれかに記載のガリウム砒素半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268377A JPS62128554A (ja) | 1985-11-30 | 1985-11-30 | ガリウム砒素半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268377A JPS62128554A (ja) | 1985-11-30 | 1985-11-30 | ガリウム砒素半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128554A JPS62128554A (ja) | 1987-06-10 |
| JPH0411131B2 true JPH0411131B2 (ja) | 1992-02-27 |
Family
ID=17457645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268377A Granted JPS62128554A (ja) | 1985-11-30 | 1985-11-30 | ガリウム砒素半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128554A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492158U (ja) * | 1977-12-13 | 1979-06-29 | ||
| JPS58130620A (ja) * | 1982-01-29 | 1983-08-04 | Toshiba Corp | 論理回路 |
| JPS59224174A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | ガリウム砒素集積回路 |
-
1985
- 1985-11-30 JP JP60268377A patent/JPS62128554A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128554A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |