JPS59224174A - ガリウム砒素集積回路 - Google Patents
ガリウム砒素集積回路Info
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- JPS59224174A JPS59224174A JP58097877A JP9787783A JPS59224174A JP S59224174 A JPS59224174 A JP S59224174A JP 58097877 A JP58097877 A JP 58097877A JP 9787783 A JP9787783 A JP 9787783A JP S59224174 A JPS59224174 A JP S59224174A
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- Japan
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- electrode
- fet
- integrated circuit
- gallium arsenide
- wiring
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ガリウム砒素（ＧａＡＳ）集積回路に関する
。
。
Ｑ ａ Ａ Ｓ集積回路は、半絶縁性基板上に形成され
、（１）材料自体が大きな電子移動度を有している。（
２）基板が半絶縁性であるため寄生容量が小さい、（３
）素子分離が簡単など高速、高集積デバイスとしての性
質を具備している。
、（１）材料自体が大きな電子移動度を有している。（
２）基板が半絶縁性であるため寄生容量が小さい、（３
）素子分離が簡単など高速、高集積デバイスとしての性
質を具備している。
しかしながら、半絶縁性基板上に形成されたＧａＡＳ電
界効果トランジスタ（以下Ｆ’ＢＴと略す）において、
これに近接して配置されかつ、基板と接触した電極ある
いは配線に、ＦＥＴのソース電圧より低い電圧を印加す
ると、ＦＥＴを流れるトレイン・ソース間電流が減少す
るバンクゲート効果が観測され大きな問題となっている
。この現象は、回路動作速度を大きく低下させると共に
、ＬＳＩを構成する多数のＦＥＴのドレイン・ソース間
電流のばらつきを増大させ、ＬＳＩ回路設計においても
大きな障害となる。
界効果トランジスタ（以下Ｆ’ＢＴと略す）において、
これに近接して配置されかつ、基板と接触した電極ある
いは配線に、ＦＥＴのソース電圧より低い電圧を印加す
ると、ＦＥＴを流れるトレイン・ソース間電流が減少す
るバンクゲート効果が観測され大きな問題となっている
。この現象は、回路動作速度を大きく低下させると共に
、ＬＳＩを構成する多数のＦＥＴのドレイン・ソース間
電流のばらつきを増大させ、ＬＳＩ回路設計においても
大きな障害となる。
ＧａＡＳ集積回路は、ＦＥＴを主力デバイスとしており
、第１図にその断面構造を示す。１０１は半絶縁性Ｇａ
ＡＳ基板、１０２はイオン打込みによシ形成されるＮ型
の能動層、１０３は、１０２と同様に形成されるＮ＋高
濃度層である。また、１０４は、ＦＥＴのソース端子と
なるオーミック電極、１０５はドレイン端子となるオー
ミック電極、１０６はゲート端子となるショットキ電極
である。この場合ドレイン・ソース間電流Ｉｎｓは、能
動層１０２の領域をドレインからソースに向かつて流れ
ることになる。なお、ソース、ドレイン。
、第１図にその断面構造を示す。１０１は半絶縁性Ｇａ
ＡＳ基板、１０２はイオン打込みによシ形成されるＮ型
の能動層、１０３は、１０２と同様に形成されるＮ＋高
濃度層である。また、１０４は、ＦＥＴのソース端子と
なるオーミック電極、１０５はドレイン端子となるオー
ミック電極、１０６はゲート端子となるショットキ電極
である。この場合ドレイン・ソース間電流Ｉｎｓは、能
動層１０２の領域をドレインからソースに向かつて流れ
ることになる。なお、ソース、ドレイン。
ゲート電極上には、さらに眉間絶縁膜、素子間配線が形
成されるが、以下の説明においては本質的でないので省
略する。第１図において、ゲート電極１０６に正方向の
電圧を印加すると、ゲート下の空乏層が縮みＩｎｓが増
加する。第２図は、その様子を示したもので、ドレイン
・ソース間電圧ＶＤＳとＩＤＳの関係をゲート・ソース
間電圧Ｖ□をパラメータとして示しである。Ｖｇａｋ正
方向に増大させるとＩＤＳも増大し、Ｖｇｓ−ＶＴ ＜
ＶＤＳの領域では、ＩＤＳは飽和しほぼ一定となる。（
ＶＴはＦＥＴのしきい電圧） 第３図は、第１図で示したＦＥＴの構造に、バックゲー
ト効果の要因となる電極３００が付加された状態を示し
ている。なお、電極３００は、基板と直接接触した金属
電極でアシ、３０１は半絶縁性ＧａＡＳ基板、３０２は
ドレイン電極、３０３はソース電極、３０４はゲート電
極である。また、３０５はＮ＋高濃度層、３０６はＮ型
の能動層である。このようにＦＥＴに近接して、基板と
接触した電極３００が配置された構造におい、て、電極
３００にＦＥＴのソース電圧より低い電圧を印加した場
合に発生する現象を示したのが第４図である。第４図（
ａ）は、電極３００の電位をソース電圧と同電位Ｏｖに
、（ｂ）はソース電位に対して一５Ｖに、（Ｃ）は−８
Ｖにした場合にＦ’ＥＴに流れるＩＤ５−ＶＤＳ特性を
示したものである。この図かられかるように、電極３０
０に印加する電圧を低くしていくと、ＩＤＳが減少して
しまう現象がバックゲート効果である。
成されるが、以下の説明においては本質的でないので省
略する。第１図において、ゲート電極１０６に正方向の
電圧を印加すると、ゲート下の空乏層が縮みＩｎｓが増
加する。第２図は、その様子を示したもので、ドレイン
・ソース間電圧ＶＤＳとＩＤＳの関係をゲート・ソース
間電圧Ｖ□をパラメータとして示しである。Ｖｇａｋ正
方向に増大させるとＩＤＳも増大し、Ｖｇｓ−ＶＴ ＜
ＶＤＳの領域では、ＩＤＳは飽和しほぼ一定となる。（
ＶＴはＦＥＴのしきい電圧） 第３図は、第１図で示したＦＥＴの構造に、バックゲー
ト効果の要因となる電極３００が付加された状態を示し
ている。なお、電極３００は、基板と直接接触した金属
電極でアシ、３０１は半絶縁性ＧａＡＳ基板、３０２は
ドレイン電極、３０３はソース電極、３０４はゲート電
極である。また、３０５はＮ＋高濃度層、３０６はＮ型
の能動層である。このようにＦＥＴに近接して、基板と
接触した電極３００が配置された構造におい、て、電極
３００にＦＥＴのソース電圧より低い電圧を印加した場
合に発生する現象を示したのが第４図である。第４図（
ａ）は、電極３００の電位をソース電圧と同電位Ｏｖに
、（ｂ）はソース電位に対して一５Ｖに、（Ｃ）は−８
Ｖにした場合にＦ’ＥＴに流れるＩＤ５−ＶＤＳ特性を
示したものである。この図かられかるように、電極３０
０に印加する電圧を低くしていくと、ＩＤＳが減少して
しまう現象がバックゲート効果である。
本発明は、従来のＧａＡＳ集積回路における上記の欠点
を改善したものであり、その目的は、隣接配線あるいは
電極によるバンクゲート効果を低減できる新しい（７１
ｒ造のＧａＡＳ集積回路を提供することにある。
を改善したものであり、その目的は、隣接配線あるいは
電極によるバンクゲート効果を低減できる新しい（７１
ｒ造のＧａＡＳ集積回路を提供することにある。
上記目的を遠吠するために本発明は、半絶縁性ＧａＡＳ
結晶を基板とし、該基板」二に設けられたＦ Ｅ Ｔ
、ショツトキダ・イオード、抵抗が金属配線によシ互い
に接続されてなるＧａＡＳ集積回路において、ＦＥＴと
隣接し、かつ基板と直接接触した電極あるいは配線とＦ
ＥＴとの間にシールド用電極を設けたことを特徴とする
。
結晶を基板とし、該基板」二に設けられたＦ Ｅ Ｔ
、ショツトキダ・イオード、抵抗が金属配線によシ互い
に接続されてなるＧａＡＳ集積回路において、ＦＥＴと
隣接し、かつ基板と直接接触した電極あるいは配線とＦ
ＥＴとの間にシールド用電極を設けたことを特徴とする
。
第５図及び第６図は、本発明によるシールド用祇極の効
果を示すもので、第５図は、効果の測定に出いた構造の
平面図、第６図は、その効果を定量的に示す図である。
果を示すもので、第５図は、効果の測定に出いた構造の
平面図、第６図は、その効果を定量的に示す図である。
第５図において、５００は、バックゲートの要因となる
電極、５０１はシールド用電極、５０２，５０３，５０
４は、ＦＥＴのドレイン、ゲート、ソース電極に配線に
より接続された測定用バンドである。なお、５００，５
０１゜５０２．５０’３はいずれも、基板と接触した金
属電極から構成されている。また、５０５はＦＥＴのゲ
ート電極、５０６はドレイン電極、５０７は７−ス電極
、 ５０８ 、５０９は、これらの電極から上記測定用
パッドへの引き出し線である。電極５０１とＦＥＴの距
離は、約３Ｑμｍ、電極５００とＦ Ｅ Ｔの耐刷は約
２５０μｍである。第６図は、第５図の構造において、
シールド用電極５０１に加える電圧全横軸とし、縦軸は
、シールド用電極を設けない場合のＩｄｓ減少量を１０
０％とし、これに対してシールド用電極を設けることに
よシＩｄｓの減少がどの程度改善されるかを示している
。
電極、５０１はシールド用電極、５０２，５０３，５０
４は、ＦＥＴのドレイン、ゲート、ソース電極に配線に
より接続された測定用バンドである。なお、５００，５
０１゜５０２．５０’３はいずれも、基板と接触した金
属電極から構成されている。また、５０５はＦＥＴのゲ
ート電極、５０６はドレイン電極、５０７は７−ス電極
、 ５０８ 、５０９は、これらの電極から上記測定用
パッドへの引き出し線である。電極５０１とＦＥＴの距
離は、約３Ｑμｍ、電極５００とＦ Ｅ Ｔの耐刷は約
２５０μｍである。第６図は、第５図の構造において、
シールド用電極５０１に加える電圧全横軸とし、縦軸は
、シールド用電極を設けない場合のＩｄｓ減少量を１０
０％とし、これに対してシールド用電極を設けることに
よシＩｄｓの減少がどの程度改善されるかを示している
。
なお、この場合、電極５００には約−５Ｖ、 ドレイン
５０２には２Ｖ、ゲート５０３．ソース５０４にはＯＶ
金金印上、ＦＥＴはＩｄｍの飽和領域で動作させている
。第６図には、ＨＢ（旦ｏｒｉｚｏｎｔａｌｊ３ｒｉｄ
ｇｅｍａｎ） （６００）とＩ、 Ｂ ｃ （ＬｉＱ１
１ｉｄ妻ｎｃａｐｓｕＪａｔｉｏｎ （：ｚｏｃｈｒａ
ｌｓｋｉ） （６０１）の２種の製法の異なる結晶の測
定結果を示しであるが、いずれの場合でも、シールド用
電極５０１を設けることで改善効果があり、特にこの電
極にＦＥＴのノース電圧よシ高い正の電圧を印加するこ
とで改善効果は増加し、５■の時点では、４０〜５０％
にも達することがわかる。なお、第５図の構造では、シ
ールド用電極５０１がＦＥＴの一部にしかその効果を及
ぼさない構造となっているが、ＦＥＴの周囲を囲む形状
とすれば、より多くの効果ヲ得ることができる。
５０２には２Ｖ、ゲート５０３．ソース５０４にはＯＶ
金金印上、ＦＥＴはＩｄｍの飽和領域で動作させている
。第６図には、ＨＢ（旦ｏｒｉｚｏｎｔａｌｊ３ｒｉｄ
ｇｅｍａｎ） （６００）とＩ、 Ｂ ｃ （ＬｉＱ１
１ｉｄ妻ｎｃａｐｓｕＪａｔｉｏｎ （：ｚｏｃｈｒａ
ｌｓｋｉ） （６０１）の２種の製法の異なる結晶の測
定結果を示しであるが、いずれの場合でも、シールド用
電極５０１を設けることで改善効果があり、特にこの電
極にＦＥＴのノース電圧よシ高い正の電圧を印加するこ
とで改善効果は増加し、５■の時点では、４０〜５０％
にも達することがわかる。なお、第５図の構造では、シ
ールド用電極５０１がＦＥＴの一部にしかその効果を及
ぼさない構造となっているが、ＦＥＴの周囲を囲む形状
とすれば、より多くの効果ヲ得ることができる。
第７図は、本発明の一実施例を示す平面図である。７０
０はシールド用電極であυ、７０４は、バックゲート効
果の要因となる電極あるいは配線。
０はシールド用電極であυ、７０４は、バックゲート効
果の要因となる電極あるいは配線。
７０５はＦＥＴのゲート電極、７０１はドレイン電極、
７０３はソース電極、７０２はゲート′電極からの引き
出しパッドである。第８図は、第７図の構造を断面図で
示したものである。８０６は、ＦＥＴを構成するＮ型の
能動層、８０４は層間絶縁膜、８０５は素子間配線、８
０９ば、コンタクト用スルーホール、８０８は、半絶縁
性ＧａＡＳ基板である。第８図において、シールド用電
極７００の下部にＮ型のイオン打込層８０７が形成され
ているが、これは、Ｎ型の能動層８０６６るい畔、前記
のＮ１高濃度層のいずれか、おるいは両者が同時に形成
されたものでもよい。捷た、イオン打込層８０７がなく
、電極７００だけの構造、あるいはイオン打込層のみの
構造であってもかまわない。さらに、バンクゲートの要
因となる電極７０４においても、電極の下部にイオン打
込層（図示せず）が形成された構造あるいは、イオン打
込層のみの構造であってもかまわない。
７０３はソース電極、７０２はゲート′電極からの引き
出しパッドである。第８図は、第７図の構造を断面図で
示したものである。８０６は、ＦＥＴを構成するＮ型の
能動層、８０４は層間絶縁膜、８０５は素子間配線、８
０９ば、コンタクト用スルーホール、８０８は、半絶縁
性ＧａＡＳ基板である。第８図において、シールド用電
極７００の下部にＮ型のイオン打込層８０７が形成され
ているが、これは、Ｎ型の能動層８０６６るい畔、前記
のＮ１高濃度層のいずれか、おるいは両者が同時に形成
されたものでもよい。捷た、イオン打込層８０７がなく
、電極７００だけの構造、あるいはイオン打込層のみの
構造であってもかまわない。さらに、バンクゲートの要
因となる電極７０４においても、電極の下部にイオン打
込層（図示せず）が形成された構造あるいは、イオン打
込層のみの構造であってもかまわない。
上記シールド用電極７００の効果をよシ増大させるため
には、前記のごとく正の電圧を印加すればよいわけであ
るが、ＬＳＩ内で使用する電圧が負電圧である場合、Ｌ
ＳＩ外からの供給電源数の増大、パッケージピン故の増
加を招くことになる。
には、前記のごとく正の電圧を印加すればよいわけであ
るが、ＬＳＩ内で使用する電圧が負電圧である場合、Ｌ
ＳＩ外からの供給電源数の増大、パッケージピン故の増
加を招くことになる。
第９図は、ＬＳＩ内で使用する負電圧を正電圧に変換す
るオンチッグノ（イアスミ圧発生回路の回路構成を示し
たものである。９００は、リングオシレータ部であり、
一定の周期の正弦波を発生する。９０１はドライバ部で
あり、９０１の後段に接続される回路を駆動するための
ものである。
るオンチッグノ（イアスミ圧発生回路の回路構成を示し
たものである。９００は、リングオシレータ部であり、
一定の周期の正弦波を発生する。９０１はドライバ部で
あり、９０１の後段に接続される回路を駆動するための
ものである。
９０２は、結合用容量でちゃ、９００，９０１から出力
される正弦波を正電位の方向にシフトさせる働きをし、
９０５は、ダイオード９０３，９０４からなる整流部で
その出力は、シールド用電極９０７に印加される。これ
らは全て、９０６の半絶縁性ＧａＡＳ基板上に形成され
、オンチップで正電圧を得ることができる。なお、９０
８，９０９゜９１０．９１１，９１２は、それぞれＦＥ
Ｔを構成スルゲート電極、ドレイン電極、ソース電極。
される正弦波を正電位の方向にシフトさせる働きをし、
９０５は、ダイオード９０３，９０４からなる整流部で
その出力は、シールド用電極９０７に印加される。これ
らは全て、９０６の半絶縁性ＧａＡＳ基板上に形成され
、オンチップで正電圧を得ることができる。なお、９０
８，９０９゜９１０．９１１，９１２は、それぞれＦＥ
Ｔを構成スルゲート電極、ドレイン電極、ソース電極。
Ｎ型能動層、Ｎ″高濃度層である。第９図の整流部９０
５は、第１０図に示すようにしきい電圧ＶＴが約ｏ、
ｉ ｖのノーマリオフ型ＦＥＴで構成することも可能で
ある。
５は、第１０図に示すようにしきい電圧ＶＴが約ｏ、
ｉ ｖのノーマリオフ型ＦＥＴで構成することも可能で
ある。
以下、第９図及び第１０図で示したオンチップバイアス
発生回路の動作を第１１図、第１２図を用いて説明する
。第１１図は、上記）くイアス回路の動作波形、第１２
図のその回路の一実施例を示したものである。第１１図
において、Ａ、Ｂ、Ｃは、第９図におけるノードＡ、Ｂ
、Ｃの波形を示している。即ち、Ａはリングオシレータ
発振を受けて動作するドラ、イバ９０１の出力波形を示
しており、振幅５■の正弦波がその一例として示しであ
る。この正弦波の振幅は、ＬＳＩ内で使用する電源電圧
に依存する。波形Ｂは、結合用容量９０２と整流部９０
５の接続点での波形を示したもので、Ｂ点の電位が容量
結合により負になろうとすると（時刻Ｔ１ ）、ダイオ
ード９０３あるいはＰＥＴ１０００により、クランプさ
れるため、Ｏｖ近辺の値を維持する。次に、正弦波の増
加部分で（時刻Ｔ２ ）、Ｂ点の電位が正電位になろ
うとする容量結合を受けた場合、ダイオード９０４ある
いはＦＥＴｌ０ＩＯが導通し、シールド用電極９０７の
電位が波形Ｃに示すように上昇する。この時Ｂ点の電位
ｉｌ′ｉＣ点の電位よりダイオードの順方向電圧あるい
はＦＥＴのしきい電圧ＶＴだけ高い値にクランプされる
。以下、正弦波が縁り返されるに従い、上記動作が繰シ
返えされ、０点の電位は、正弦波のサイクルごとに少し
ずつ上昇していく。０点の電位は、最終的には、への波
形の振幅の絶対値から、ダイオードの順方向電圧あるい
は、Ｆ’ＥＴのしきい電圧ＶＴを蒼し引いた正電圧に落
ち着くことになる。今、Ａの波形の振幅を５Ｖ、ＶＴを
０、ＩＶとすると４．９ｖの正電圧がＬＳＩ内の負電圧
より得ることができる。
発生回路の動作を第１１図、第１２図を用いて説明する
。第１１図は、上記）くイアス回路の動作波形、第１２
図のその回路の一実施例を示したものである。第１１図
において、Ａ、Ｂ、Ｃは、第９図におけるノードＡ、Ｂ
、Ｃの波形を示している。即ち、Ａはリングオシレータ
発振を受けて動作するドラ、イバ９０１の出力波形を示
しており、振幅５■の正弦波がその一例として示しであ
る。この正弦波の振幅は、ＬＳＩ内で使用する電源電圧
に依存する。波形Ｂは、結合用容量９０２と整流部９０
５の接続点での波形を示したもので、Ｂ点の電位が容量
結合により負になろうとすると（時刻Ｔ１ ）、ダイオ
ード９０３あるいはＰＥＴ１０００により、クランプさ
れるため、Ｏｖ近辺の値を維持する。次に、正弦波の増
加部分で（時刻Ｔ２ ）、Ｂ点の電位が正電位になろ
うとする容量結合を受けた場合、ダイオード９０４ある
いはＦＥＴｌ０ＩＯが導通し、シールド用電極９０７の
電位が波形Ｃに示すように上昇する。この時Ｂ点の電位
ｉｌ′ｉＣ点の電位よりダイオードの順方向電圧あるい
はＦＥＴのしきい電圧ＶＴだけ高い値にクランプされる
。以下、正弦波が縁り返されるに従い、上記動作が繰シ
返えされ、０点の電位は、正弦波のサイクルごとに少し
ずつ上昇していく。０点の電位は、最終的には、への波
形の振幅の絶対値から、ダイオードの順方向電圧あるい
は、Ｆ’ＥＴのしきい電圧ＶＴを蒼し引いた正電圧に落
ち着くことになる。今、Ａの波形の振幅を５Ｖ、ＶＴを
０、ＩＶとすると４．９ｖの正電圧がＬＳＩ内の負電圧
より得ることができる。
第１２図は、Ａの波形を得るだめの回路をＧａＡＳＦＥ
Ｔで構成した場合の例で、９ｏｏは、インバータが奇数
段縦続接続されたリングオシレータ部。
Ｔで構成した場合の例で、９ｏｏは、インバータが奇数
段縦続接続されたリングオシレータ部。
９０１はドライバ部である。ＦＥＴＱＩＩ〜Ｑ１４はノ
ーマリオン型Ｆ Ｅ Ｔ 、 Ｑ２１−Ｑ２４はノーマ
リオフ型ＦＥＴである。振幅５Ｖの正弦波を出力端Ｏｕ
ｔより得るためには、ｖ２を一５Ｖ、Ｖｌを０、６〜２
Ｖ程度に設定すればよい。（） ａ Ａ Ｓで用いられ
るＦＥＴはゲートがショットキ構造であるため、リング
オシレータ内での振幅は約０．６Ｖ程度より大きくでき
ないが、出力は結合用容量９０２への入力となっている
ため、ドライバ部でこれを５Ｖに拡大することは可能で
ある。なお、Ｖｌの電圧は、消費電力の点で不利となる
が、接地電位としても第１２図の回路の動作は可能であ
る。
ーマリオン型Ｆ Ｅ Ｔ 、 Ｑ２１−Ｑ２４はノーマ
リオフ型ＦＥＴである。振幅５Ｖの正弦波を出力端Ｏｕ
ｔより得るためには、ｖ２を一５Ｖ、Ｖｌを０、６〜２
Ｖ程度に設定すればよい。（） ａ Ａ Ｓで用いられ
るＦＥＴはゲートがショットキ構造であるため、リング
オシレータ内での振幅は約０．６Ｖ程度より大きくでき
ないが、出力は結合用容量９０２への入力となっている
ため、ドライバ部でこれを５Ｖに拡大することは可能で
ある。なお、Ｖｌの電圧は、消費電力の点で不利となる
が、接地電位としても第１２図の回路の動作は可能であ
る。
第１３図は、前記オンチップバイアス電圧発生回路と７
−ルド用電極へのバイアス電圧供給線を集積回路チップ
上に配置した一例を示したものである。１３００は集積
回路チップであり、１３１０はオンチップバイアス電圧
発生回路である。１３２０は、バイアス電圧発生回路の
出力に接続された配線であり、チップの周囲を一周する
ように配置されている。１３４０はポンディングパッド
、１３５０はメモリ、ゲートアレイ等の集積回路部を示
している。１３５００部分に、バイアス′電圧を印加す
るため、配線１３２０の一部から分岐した配線１３３゜
が設けられている。配線１３３ｏの先端は、第７図。
−ルド用電極へのバイアス電圧供給線を集積回路チップ
上に配置した一例を示したものである。１３００は集積
回路チップであり、１３１０はオンチップバイアス電圧
発生回路である。１３２０は、バイアス電圧発生回路の
出力に接続された配線であり、チップの周囲を一周する
ように配置されている。１３４０はポンディングパッド
、１３５０はメモリ、ゲートアレイ等の集積回路部を示
している。１３５００部分に、バイアス′電圧を印加す
るため、配線１３２０の一部から分岐した配線１３３゜
が設けられている。配線１３３ｏの先端は、第７図。
第８図で示した構造を有し、１３５０内でのシールド電
極に接続されている。なお、配線１３２０゜１３３０は
基板と接触した金属配線あるいは、基板上に配置された
絶縁層上の金属配線で構成される。
極に接続されている。なお、配線１３２０゜１３３０は
基板と接触した金属配線あるいは、基板上に配置された
絶縁層上の金属配線で構成される。
また、第８図で示したようなシールド用電極と同じ構造
すなわち金属配線ならびにイオン打込層等で構成された
構造であってもかまわない。なお、バンクゲートの発生
がチップの一部に限られている場合は、１３２０の配線
は、この部分のみを囲む形状であってもかまわない。ま
た、バイアス電圧発生回路１３１０の位置は、配線１３
２ｏに出力電位を供給できる場所であれば任意に可能で
あり、個数においてもチップ上に複数個配置されてもか
まわない。さらに、上記配線１３３ｏの分岐点について
も１３５０内のシールド用電極の配置にょシ任意に選択
可能である。また、ポンディングパッド１３４０につい
ても、配線１３２０の外側に配置された構成であっても
かまわない。
すなわち金属配線ならびにイオン打込層等で構成された
構造であってもかまわない。なお、バンクゲートの発生
がチップの一部に限られている場合は、１３２０の配線
は、この部分のみを囲む形状であってもかまわない。ま
た、バイアス電圧発生回路１３１０の位置は、配線１３
２ｏに出力電位を供給できる場所であれば任意に可能で
あり、個数においてもチップ上に複数個配置されてもか
まわない。さらに、上記配線１３３ｏの分岐点について
も１３５０内のシールド用電極の配置にょシ任意に選択
可能である。また、ポンディングパッド１３４０につい
ても、配線１３２０の外側に配置された構成であっても
かまわない。
以上述べてきたことから明らかなように本発明によるＧ
ａＡＳ集積回路は、バンクゲート効果を低減することが
でき、ＧａＡＳ材料が有している長所を十分に生かした
高速性に優れたデバイスを実現することができる。
ａＡＳ集積回路は、バンクゲート効果を低減することが
でき、ＧａＡＳ材料が有している長所を十分に生かした
高速性に優れたデバイスを実現することができる。
第１図はＧａＡＳＦＥＴの断面図、第２図はその直流特
性を示す図、第３図、第４図はそれぞれバックゲート効
果を説明するためのＧａＡＳ集積回路構造図とＦＥＴ直
流特性図、第５図、第６図はそれぞれ本発明の詳細な説
明するだめの集積回路平面図と改善効果を示す図、第７
図、第８図は、本発明による集積回路の一実施例を示す
平面図と断面図、第９図、第１０図は、オンチップバイ
アス電圧を発生させるだめの回路構成図と、ＬＳＩの構
造図、第１１図はその動作波形図、第１２図はその回路
図、第１３図は本発明による集積回路の全体を示す平面
図である。 ７００，９０７，１３２０．１３３０・・・シールド用
電極、８０７・・・不純物層、７０１，９０９・・・ド
レイン電極、７０５，９０８−・・ゲート電極、７０３
゜９１０・・・ソース電極、９ｏｏ・・・リングオシレ
ータ第 １ 図 第 Ｚ 図 Ｖｔ＋ｓ Ｔ ３ 図 ）− ｒ３θｌ 第 ４ 図 （友）
（°ｂ）′し →Ｔｒｏｓ 光 ５ 図 ■−５ρρ ５θ／ 第 ６ 図 ρ ／ Ｚ ３
４ ５シール）・用電＋ｉｔμ＝（栃 苓 ７ 図 ￥Ｊ ３ 日 ｎ ｑ 図 ￥ｌθ図 第 １１ 図 ｒ ７１ Ｏ−−＝＝−−−’ −−み ジニアリング株式会社 小平市上水本町１４７９番地
性を示す図、第３図、第４図はそれぞれバックゲート効
果を説明するためのＧａＡＳ集積回路構造図とＦＥＴ直
流特性図、第５図、第６図はそれぞれ本発明の詳細な説
明するだめの集積回路平面図と改善効果を示す図、第７
図、第８図は、本発明による集積回路の一実施例を示す
平面図と断面図、第９図、第１０図は、オンチップバイ
アス電圧を発生させるだめの回路構成図と、ＬＳＩの構
造図、第１１図はその動作波形図、第１２図はその回路
図、第１３図は本発明による集積回路の全体を示す平面
図である。 ７００，９０７，１３２０．１３３０・・・シールド用
電極、８０７・・・不純物層、７０１，９０９・・・ド
レイン電極、７０５，９０８−・・ゲート電極、７０３
゜９１０・・・ソース電極、９ｏｏ・・・リングオシレ
ータ第 １ 図 第 Ｚ 図 Ｖｔ＋ｓ Ｔ ３ 図 ）− ｒ３θｌ 第 ４ 図 （友）
（°ｂ）′し →Ｔｒｏｓ 光 ５ 図 ■−５ρρ ５θ／ 第 ６ 図 ρ ／ Ｚ ３
４ ５シール）・用電＋ｉｔμ＝（栃 苓 ７ 図 ￥Ｊ ３ 日 ｎ ｑ 図 ￥ｌθ図 第 １１ 図 ｒ ７１ Ｏ−−＝＝−−−’ −−み ジニアリング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 ■、半絶縁性ガリウム砒素結晶を基板とし、該基板上に
設けられた素子から構成されるガリウム砒素集積回路に
おいて、集積回路全構成するＦＥＴとこれに隣接して配
置される電極あるいは配線との間にシールド用電極警設
けたことを特徴とするガリウム砒素集積回路。 ２、上記シールド用電極が上記基板と直接接触した金属
により構成されていることを特徴とする特許請求の範囲
第１項記載のガリウム砒素集積回路。 ３、上記シールド用電極が金属電極あるいは配線とその
下部に配置された不純物層とで構成されていることを特
徴とする特許請求の範囲第１項記載のガリウム砒素集積
回路。 ４、上記シールド用電極が不純物層により構成されてい
ることを特徴とする特許請求の範囲第１項記載のガリウ
ム砒素集積回路。 ５、上記シールド用電極に１１ｉ”ＥＴのソース電圧以
上の電圧を印加してなることを特徴とする特許請求の範
囲第１項、第２項、第３項又は第４項に記載のガリウム
砒素集積回路。 ６、上記シールド用電極にＰＥＴのソース電圧以上の電
圧を印加する手段として、オンチップバイアス電圧発生
回路を具備したことを特徴とする特許請求の範囲第５項
記載のガリウム砒素集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097877A JPS59224174A (ja) | 1983-06-03 | 1983-06-03 | ガリウム砒素集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097877A JPS59224174A (ja) | 1983-06-03 | 1983-06-03 | ガリウム砒素集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224174A true JPS59224174A (ja) | 1984-12-17 |
Family
ID=14203973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097877A Pending JPS59224174A (ja) | 1983-06-03 | 1983-06-03 | ガリウム砒素集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224174A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128554A (ja) * | 1985-11-30 | 1987-06-10 | Agency Of Ind Science & Technol | ガリウム砒素半導体集積回路 |
| JPS6322744U (ja) * | 1986-07-30 | 1988-02-15 | ||
| JPS63244780A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 電界効果トランジスタ |
| JPS6471219A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Buffer circuit and integrated circuit structure |
| US8232609B2 (en) | 2009-07-13 | 2012-07-31 | Mitsubishi Electric Corporation | Semiconductor device including field effect transistor with reduced electric field concentration |
| JP2018006602A (ja) * | 2016-07-04 | 2018-01-11 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体チップ |
-
1983
- 1983-06-03 JP JP58097877A patent/JPS59224174A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128554A (ja) * | 1985-11-30 | 1987-06-10 | Agency Of Ind Science & Technol | ガリウム砒素半導体集積回路 |
| JPS6322744U (ja) * | 1986-07-30 | 1988-02-15 | ||
| JPS63244780A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 電界効果トランジスタ |
| JPS6471219A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Buffer circuit and integrated circuit structure |
| US8232609B2 (en) | 2009-07-13 | 2012-07-31 | Mitsubishi Electric Corporation | Semiconductor device including field effect transistor with reduced electric field concentration |
| JP2018006602A (ja) * | 2016-07-04 | 2018-01-11 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体チップ |
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