JPH04111364A - 不揮発性ｍｏｓ半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は不揮発性半導体記憶装置に係り、特に、ＤＳＡ
（Ｄｉｆｆｕｓｉｏｎ−５ｅｌｆ−Ａｌｉｇｎｅｄ）構
造のドレインを有する電気的にプログラム可能な読みだ
し専用メモリ装置（以下、単にＥＰＲＯＭという）に関
する。

〈従来の技術〉 従来、この種のＤＳＡ構造のドレインを有するＥＦＲＯ
Ｍの典型例は、Ｋｉｋｕｃｈｉ等により、”Ａ　　ＤＳ
Ａ−ｔｙｐｅ　　　Ｎｏｎ−Ｖｏｌ　　ａｔ’ｉＩｅ　
　　Ｍｅｍｏｒｙ　　　Ｔｒａｎｓｉｓｔｏｒ　　　ｗ
ｊｔｈ　　　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　　　Ｇａｔｅ
ｓ”に開示されており（Ｊａｐａｎｅｓｅ　　Ｊｏｕｒ
ｎａｌ　　ｏｆ　　Ａｐｐｌｉｅｄ　　ＰｈｙｓｉｃＳ
、　１７巻＜１９７８ン　Ｓｕｐｐｌｅｍｅｎｔ１７−
１．４９頁〜５４頁）、その構造は第３図（ａ）〜（Ｃ
）に示されている工程を経て製造されていた。この工程
を以下詳述する。

まず、ｐ型シリコン基板１上に素子分離絶縁膜４を成長
させ、第１ゲート絶縁膜５と多結晶シリコンの浮遊ゲー
ト６と第２ゲート絶縁膜７と多結晶シリコンの制御ゲー
ト８を形成する。リソグラフィ法でホトマスク３０を形
成した後にセルドレイン形成領域にボロンをイオン注入
してｎ型領域１３を形成する（第３図（ａ））。

ホトマスク３０を除去した後に、ひ素をセル形成領域全
体にイオン注入し、窒素雰囲気中で加熱してひ素をドラ
イブインし、ｎ型領域１１（ソース領域およびドレイン
領域）を形成する（第３図（ｂ））。

次に、眉間絶縁膜１５を被着し、眉間絶縁膜１５にコン
タクト孔を形成し、アルミ電極１６をｎ型領域１１にそ
れぞれ接続して第３図（Ｃ）の構造を得る。

かようにして得られる構造はＤＳＡｉ造と呼ばれており
、ｎ型領域１３がドレイン領域１１近傍の基板表面不純
物濃度を高めているので、チャンネル方向の電界Ｅを高
くし、ホットエレクトロンの浮遊ゲート６への注入効率
を高めることができる。かかる高注入効率は低ドレイン
電圧Ｖｄでの書き込みを可能にし、そのうえ、ｎ型領域
１３がドライブイン時のｎ型ドレイン領域１１の横方向
の広がりを抑制するので、短チャンネル効果を防止する
ことができる。

〈発明が解決しようとする課題〉 かかるＤＳＡ構造のＥＦＲＯＭがｐ型基板上に形成され
ていた間は、上述の利点が生かされていたが、近年、寄
生バイポーラトランジスタによるスナップバック現象が
大きな問題となり、基板抵抗を低下させてスナップバッ
ク現象を抑制するためにｐ型ウェルを設けるようになっ
てきた。このようなｐ型ウェルの設けられた基板にＤＳ
Ａ構造を適用すると、ｎ型ドレイン領域１１底面と接合
する基板表面不純物濃度が高すぎ、ドレイン印加電圧を
上昇させてゆくと、ｎ型ドレイン領域１１の底面で、ま
ず、ブレークダウンが発生してしまい、ホットエレクト
ロンの注入に必要とされるドしイン電圧をｎ型ドレイン
領域１１に印加できないという問題点があった。

従って、本発明の目的は、ウェルの設けられた半導体基
板に形成することのできるＤＳＡドレイン構造を有する
不揮発性半導体メモリ装置およびその製造方法を提供す
ることである。

〈課題を解決するための手段〉 本願第１発明の要旨は、ｐ型の半導体基板と、該半導体
基板上に積層され第１ゲート絶縁膜と浮遊ゲートと第２
ゲート絶縁膜と制御ゲートとを有するゲート構造体と、
該ゲート構造体の両側にそれぞれ形成されたｎ型のソー
ス領域およびｎ型のドレイン領域と、上記ゲート構造体
直下に形成され上記ドレイン領域とｐ−ｎ接合を形成す
るｐ型領域とを含む不揮発性半導体記憶装置において、
上記ｐ型領域は上記ドレインの側面に接合していること
である。

本願第２発明の要旨は、ｐ型半導体基板上に第１ゲート
絶縁膜と浮遊ゲートと第２ゲート絶縁膜と制御ゲートと
を有するゲート構造体を形成する工程と、ゲート構造体
の側面を酸化膜で被う工程と、ゲート構造体のドレイン
側側面上の酸化膜を露出するマスクでゲート構造体を被
う工程と、上記ドレイン側側面上の酸化膜を除去してｐ
型半導体基板を一部露出させる工程と、ｐ型不純物を露
出した半導体基板に導入してｐ型領域を形成する工程と
、上記ｐ型領域とその側面で接合するドレイン領域とソ
ース領域を形成する工程とを有することである。

〈作用および効果〉 上記構成に係る半導体記憶装置では、ｐ型領域がドレイ
ンの側面のみで接合しているので、ゲート直下のドレイ
ン側面近傍に高不純物濃度のｐ型領域が形成される。し
たがって、書き込み時のドレインと半導体基板との耐圧
を大きく保てるだけでなく、ブレークダウンがゲート構
造体の直下で発生するので、ホットキャリアが浮遊ゲー
トに効率よく注入される。

また、本発明の製造方法では、ゲート構造体のドレイン
側側面の酸化膜を除去してｎ型不純物導入用のスリット
を形成しているので、ｐ型領域はゲート構造体の側面に
成長した酸化膜の厚さでその幅が規定される。このよう
に極めて幅の小さいｐ型領域はドレインのゲート構造体
側の側面に接合する。したがって、この接合で発生する
ブレークダウンは、ホットキャリアを効率よく浮遊ゲー
トに注入させるものとなる。

〈実施例〉 第」」Ｕ【例 以下、本願発明の詳細な説明する。

第１図（ａ）〜（ｅ）は本願発明の第１実施例に係る不
揮発性半導体メモリ装置の製造方法を示す断面図である
。ｐ型半導体基板１には、ｎウェル２とｎウェル３とが
設けられており、素子間分離絶縁膜４が活性領域を規定
している。ｎウェル２の表面には、第１ゲート酸化膜５
と、多結晶シリコンの浮遊ゲート６と、第２ゲート酸化
膜７と、多結晶シリコンの制御ゲート８が積層され、ゲ
ート構造体４０が形成される。その後、ｐ型半導体基板
１は酸化雰囲気中で熱処理され、その結果、ゲート構造
体４０は側面酸化膜９（厚さ約２００オングストローム
）で被われる（第１図（ａ））。

次に、ホトレジスト１２Ａを全面に塗布し、エッチバッ
クで側面酸化膜９が現れるまでホトレジスト１２Ａを除
去する（第１図（ｂ））。

次に、ホトレジス）１２Ｂを再び全面に塗布し、リソグ
ラフィ法でドレイン形成領域側の側面酸化膜９を露出す
る。この露出した側面酸化膜９は、バッファド弗酸で除
去され、ドレイン形成領域側のｎウェル２の表面を露出
する極細のスリット４１が形成される。このスリット４
１を通してｎ型不純物、例えば、ボロンを５０ｋｅｖ、
１ｘｌＯ１３ｃｍ−２でイオン注入する。その結果、ド
レイン形成領域側のｎウェル２表面にはきわめて細いｐ
型領域１３が低濃度でゲート構造体４０と自己整合的に
形成される（第１図（Ｃ））。

その後、セル部のソース、ドレイン領域１１を形成する
ためにｎ型不純物、例えば、ひ素をゲート構造体４０に
対して自己整合的にイオン注入する。更に、周辺ｐチャ
ンネル型トランジスタのソース・ドレイン領域１０′と
周辺ｎチャンネル型トランジスタのソース、ドレイン領
域１１′にそれぞれの導電系の不純物をイオン注入する
。その後、９００℃〜１０００℃の窒素雰囲気中で熱処
理を行いドライブインおよびイオン注入された不純物の
活性化を図る。上述のように、ｐ型領域１３は極めて細
いので、セル部のドレイン領域１１はその側面において
のみｐ型領域１３に接合し、その底面ではほとんど接合
しない。層間絶縁膜１４が全面にＣＶＤ法により被着さ
れる（第１図（ｄ））。

その後、更に眉間絶縁膜（ＰＳＧ膜）１５が全面に被着
され、層間絶縁膜１４．１５には、コンタクト孔が適宜
穿設され、アルミ配線１６が施されて第１図（ｅ）のよ
うに不揮発製手厚体メモリ装置が完成する。

第ｍ虹倒 第２実施例は本願発明をＬＤＤ（Ｌｊｇｈｔｌｙ　　Ｄ
ｏｐｅｄ　　Ｄｒａｉｎ）構造を有する周辺トランジス
タを含む不揮発性半導体記憶装置に適用したものである
。

第２図（ａ）に示されているように、周辺トランジスタ
およびセル部のトランジスタのために、ゲート構造体５
２．５３（いずれもゲート絶縁膜とゲート電極で構成さ
れている）およびゲート構造体５１（第１、第２ゲート
酸化膜５．７と浮遊ゲート６と制御ゲート８とで構成さ
れている）をそれぞれ形成し、周辺トランジスタのｐ型
不純物領域１０′とｎ型不純物領域１１′とを形成する
。

次に、ＣＶＤ法により酸化膜９．９′を被着する。

全面にホトレジス）１２ｃを塗布した後に、エッチバッ
クによりゲート構造体５１上の酸化膜９を露出する（第
２図（ｂ））。

更に、ホトしシスト１２ｃを塗布して、リソグラフィ法
でマスクを作り、ゲート構造体５１のドしイン側側面上
の酸化膜９を除去する。この用にして穿設されたスリッ
トからｐ型不純物を導入してｐ型領域１３を形成する（
第２図（ｃ）。

その後、セル部のみ露出するマスクをリソグラフィ法で
形成し、ウェットエツチングで酸化膜９を除去する。イ
オン注入でｎ型のソースおよびドレイン領域１１を形成
する。

次に、周辺部のみエッチバックしてゲート構造体５２．
５３にサイドウオール５５を形成し、その後、不純物導
入によりｎ型拡散領域１７とｎ型拡散領域１８とを形成
する（第２図（ｄ）。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本願発明の第１実施例に係る製
造方法の工程を示す断面図、 第２図（ａ）〜（ｄ）は第２実施例に係る製造方法の工
程を示す断面図、 第３図は（ａ）〜（ｃ）は従来の製造方法の工程を示す
断面図である。 １、、、、ｐ型半導体基板、 ２、、、、ｐ型ウェル、 ４、、、、素子間分離絶縁膜、 ５、、、、第１ゲート酸化膜、 ６、、、、浮遊ゲート、 ７、、、、第２ゲート酸化膜、 ８、、、、制御ゲート、 ９、、、、側面酸化膜、 １３・　・・・ｐ型領域・ ４０、、、、ゲート構造体。 特許出願人　　日本電気株式会社

Claims (2)

【特許請求の範囲】
1. （１）ｐ型の半導体基板と、該半導体基板上に積層され
   第１ゲート絶縁膜と浮遊ゲートと第２ゲート絶縁膜と制
   御ゲートとを有するゲート構造体と、該ゲート構造体の
   両側にそれぞれ形成されたｎ型のソース領域およびｎ型
   のドレイン領域と、上記ゲート構造体直下に形成され上
   記ドレイン領域とｐ−ｎ接合を形成するｐ型領域とを含
   む不揮発性半導体記憶装置において、 上記ｐ型領域は上記ドレインの側面に接合していること
   を特徴とする不揮発性半導体記憶装置。
2. （２）ｐ型半導体基板上に第１ゲート絶縁膜と浮遊ゲー
   トと第２ゲート絶縁膜と制御ゲートとを有するゲート構
   造体を形成する工程と、 ゲート構造体の側面を酸化膜で被う工程と、ゲート構造
   体のドレイン側側面上の酸化膜を露出するマスクでゲー
   ト構造体を被う工程と、上記ドレイン側側面上の酸化膜
   を除去してｐ型半導体基板を一部露出させる工程と、 ｐ型不純物を露出した半導体基板に導入してｐ型領域を
   形成する工程と、 上記ｐ型領域とその側面で接合するドレイン領域とソー
   ス領域を形成する工程とを有する不揮発性半導体記憶装
   置の製造方法。