JPH04111460A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH04111460A JPH04111460A JP2228265A JP22826590A JPH04111460A JP H04111460 A JPH04111460 A JP H04111460A JP 2228265 A JP2228265 A JP 2228265A JP 22826590 A JP22826590 A JP 22826590A JP H04111460 A JPH04111460 A JP H04111460A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は多層金属基板構造の混成集積回路装置に関する
。
。
（ロ）従来の技術
第４図を参照して従来の多層金属基板構造の混成集積回
路装置を説明する。
路装置を説明する。
同図は混成集積回路装置の断面構造を示し、混成集積回
路装置は２枚の絶縁金属基板（６２）（６４）、接着性
の絶縁樹脂層（６６）、導電路（６８）、パッド（７０
）、集積回路素子（７２）、チップ抵抗あるいはチップ
コンデンサ等のチップ素子（７４）、ケース材（７５）
、対の内部リード（７６）等で示されている。
路装置は２枚の絶縁金属基板（６２）（６４）、接着性
の絶縁樹脂層（６６）、導電路（６８）、パッド（７０
）、集積回路素子（７２）、チップ抵抗あるいはチップ
コンデンサ等のチップ素子（７４）、ケース材（７５）
、対の内部リード（７６）等で示されている。
絶縁金属基板（６２）（６４）には陽極酸化処理したア
ルミニウム基板が主として使用され、絶縁樹脂層（６６
）を介して貼着しだ銅箔をホトエツチングする等して導
電路（６８）およびパッド（７０）が所定のパターンに
形成される。
ルミニウム基板が主として使用され、絶縁樹脂層（６６
）を介して貼着しだ銅箔をホトエツチングする等して導
電路（６８）およびパッド（７０）が所定のパターンに
形成される。
集積回路素子（７２）は導電路（６８）の所定の位置に
Ａｇペースト等を使用して固着され、その他のチップ素
子（７４）および外部リード（参照番号を付さない）は
所定の導電路（６８）に半田固着される。
Ａｇペースト等を使用して固着され、その他のチップ素
子（７４）および外部リード（参照番号を付さない）は
所定の導電路（６８）に半田固着される。
また、略り字形状の内部リード（７６）は、搭載素子が
対向するように２枚の絶縁金属基板（６２）（６４）を
ケース材（７５）に固着したときに、それぞれの絶縁金
属基板（６２）（６４）のパッド（７０）に固着された
内部リード（７６）の他端が当接するようにパッド（７
０）に半田固着される。内部リード（７６）のこの当接
部はリフローにより半田固着され、２枚の絶縁金属基板
（６２）（６４）上に形成された導電路（６８）が相互
接続される。
対向するように２枚の絶縁金属基板（６２）（６４）を
ケース材（７５）に固着したときに、それぞれの絶縁金
属基板（６２）（６４）のパッド（７０）に固着された
内部リード（７６）の他端が当接するようにパッド（７
０）に半田固着される。内部リード（７６）のこの当接
部はリフローにより半田固着され、２枚の絶縁金属基板
（６２）（６４）上に形成された導電路（６８）が相互
接続される。
上記構造によれば、混成集積回路装置の投影面積を低減
することができる他、２枚の絶縁金属基板（６２）（６
４）の何れにも大電力の集積回路素子を搭載することが
できる。
することができる他、２枚の絶縁金属基板（６２）（６
４）の何れにも大電力の集積回路素子を搭載することが
できる。
（ハ）発明が解決しようとする課題
しかしながら、上記構造の混成集積回路装置においては
、導電路の相互接続が可能な個所が絶縁金属基板端部に
限定されるため、所定の導電路を絶縁金属基板端部に導
かねばならない問題を有する。特にマイクロコンピュー
タを搭載する昨今の混成集積回路装置では相互接続を必
要とする導電路の数が膨大であるため、この導電路の引
き回しによって多大な素子実装面積が消費される欠点を
有している。
、導電路の相互接続が可能な個所が絶縁金属基板端部に
限定されるため、所定の導電路を絶縁金属基板端部に導
かねばならない問題を有する。特にマイクロコンピュー
タを搭載する昨今の混成集積回路装置では相互接続を必
要とする導電路の数が膨大であるため、この導電路の引
き回しによって多大な素子実装面積が消費される欠点を
有している。
また、１６ビツト以上のマイクロコンピュータを搭載す
る場合には、そのデータバス、アドレスバスの幅は一回
のワイアボンディングによっては横断が不可能な大きさ
となるため、これらバスを横断する導電路の接続はこれ
までジャンピングワイア接続と称される技術により数時
に分けて行われている。このため、ジャンピングワイア
接続のための多数のパッドにより多大な素子実装面積が
消費される欠点も有している。
る場合には、そのデータバス、アドレスバスの幅は一回
のワイアボンディングによっては横断が不可能な大きさ
となるため、これらバスを横断する導電路の接続はこれ
までジャンピングワイア接続と称される技術により数時
に分けて行われている。このため、ジャンピングワイア
接続のための多数のパッドにより多大な素子実装面積が
消費される欠点も有している。
さらには、上記混成集積回路装置はそれぞれの絶縁金属
基板をケース材に固着した後に内部リードの半田固着が
行われるため、製造工程が煩雑であると共にその後の機
能試験が困難になるばかりか、トラブルシューティング
が不可能となる欠点を有している。
基板をケース材に固着した後に内部リードの半田固着が
行われるため、製造工程が煩雑であると共にその後の機
能試験が困難になるばかりか、トラブルシューティング
が不可能となる欠点を有している。
に）課題を解決するための手段
本発明は上記課題に鑑みてなされたものであって、絶縁
金属基板上に所定形状に導電路を形成したサブ基板を、
マザー基板上に固着搭載した所定の集積回路素子に隣接
する位置であって、マザ基板上に所定間隔離間して固着
することによって高密度かつ高集積度の混成集積回路装
置を提供するものである。
金属基板上に所定形状に導電路を形成したサブ基板を、
マザー基板上に固着搭載した所定の集積回路素子に隣接
する位置であって、マザ基板上に所定間隔離間して固着
することによって高密度かつ高集積度の混成集積回路装
置を提供するものである。
（ホ）作用
所定形状に導電路を形成したサブ基板をマザー基板の所
定位置に配置するため、サブ基板の任意の周端部にてサ
ブ基板とマザー基板の導電路の相互接続を行うことが可
能となり、マザー基板の導電路の引き回しが抑制される
。
定位置に配置するため、サブ基板の任意の周端部にてサ
ブ基板とマザー基板の導電路の相互接続を行うことが可
能となり、マザー基板の導電路の引き回しが抑制される
。
また、サブ基板の導電路によるマザー基板の導電路の長
スパンの接続が可能になってマザー基板の導電路の引き
回しが抑制されると共にジｔンビング接続のためのパッ
ドが不要となる。
スパンの接続が可能になってマザー基板の導電路の引き
回しが抑制されると共にジｔンビング接続のためのパッ
ドが不要となる。
さらに、サブ基板をマザー基板上に固着搭載した所定の
集積回路素子に隣接配置するため、所定の集積回路素子
の電極をマザー基板、サブ基板に形成したパッドの何れ
にも直接ワイアポンディングすることが可能になる。
集積回路素子に隣接配置するため、所定の集積回路素子
の電極をマザー基板、サブ基板に形成したパッドの何れ
にも直接ワイアポンディングすることが可能になる。
さらにまた、サブ基板とマザー基板の主面が同一方向に
面するため、サブ基板とマザー基板の導電路の相互接続
後の機能試験、トラブルシュティングが容易になる。
面するため、サブ基板とマザー基板の導電路の相互接続
後の機能試験、トラブルシュティングが容易になる。
（へ）実施例
第１図乃至第３図を参照して本発明の一実施例を説明す
る。なお、第１図は実施例の平面図であり、第２図は第
１図の１−１線断面図である。また、第３図はサブ基板
の平面図である。
る。なお、第１図は実施例の平面図であり、第２図は第
１図の１−１線断面図である。また、第３図はサブ基板
の平面図である。
第１図および第２図に示されるように、本発明の混成集
積回路装置はマザー基板（１０）上の所定位置にサブ基
板（３０）を離間配置する基板構造を有する。
積回路装置はマザー基板（１０）上の所定位置にサブ基
板（３０）を離間配置する基板構造を有する。
マザー基板（１０）には表面を陽極酸化処理した１５〜
２．０ｍｍ厚のアルミニウム基板が使用され、接着性の
絶縁樹脂層（図示しない）により貼着しだ銅箔をホトエ
ツチングする等して例えばアドレスバス、データバス、
制御バス等の導電路（１２）、集積回路素子（２２）の
電極とワイアボンディングするためのパッド（１４）、
外部リード用パッド（１６）、マザー基板（１０）とサ
ブ基板（３０）上にそれぞれ形成した導電路とを相互接
続するためのバンド（１８）およびサブ基板（３０）の
支持部材を固着するためのパッド（２０）等がその全面
に所定の）＜ターンに形成される。
２．０ｍｍ厚のアルミニウム基板が使用され、接着性の
絶縁樹脂層（図示しない）により貼着しだ銅箔をホトエ
ツチングする等して例えばアドレスバス、データバス、
制御バス等の導電路（１２）、集積回路素子（２２）の
電極とワイアボンディングするためのパッド（１４）、
外部リード用パッド（１６）、マザー基板（１０）とサ
ブ基板（３０）上にそれぞれ形成した導電路とを相互接
続するためのバンド（１８）およびサブ基板（３０）の
支持部材を固着するためのパッド（２０）等がその全面
に所定の）＜ターンに形成される。
マイクロコンピュータ、プログラマブル ゲートアレイ
、メモリ等の集積回路素子（２２） （２４） （２６
）は所定のダイボンドパッド上にＡｇペースト等を使用
して固着され、特に発熱が多いパワー集積回路素子（２
２）（２４）はヒートシンク（２８）を介して固着され
る。また、チップ抵抗あるいはチップコンデンサ等のチ
ップ素子（図示されていない）は半田固着される。なお
、サブ基板（３０）の直下に配置される集積回路素子（
２６）の電極のワイアボンディングはサブ基板（３０）
の固着前に行われる。
、メモリ等の集積回路素子（２２） （２４） （２６
）は所定のダイボンドパッド上にＡｇペースト等を使用
して固着され、特に発熱が多いパワー集積回路素子（２
２）（２４）はヒートシンク（２８）を介して固着され
る。また、チップ抵抗あるいはチップコンデンサ等のチ
ップ素子（図示されていない）は半田固着される。なお
、サブ基板（３０）の直下に配置される集積回路素子（
２６）の電極のワイアボンディングはサブ基板（３０）
の固着前に行われる。
次に、第３図を参照してサブ基板（３０）を説明する。
同図は回路パターン形成および素子固着が完了したサブ
基板（３０）の平面構造を説明する図であり、サブ基板
（３０）はプレス成形により形成した孔（３２）および
タブ（３４）、接着性の絶縁樹脂層により片面、あるい
は両面に貼着しだ銅箔をホトエツチングする等して形成
した導電路（３６）、パッド（３８）（４０）（４２）
および所定のダイボンドパッド上にＡｇペースト等を使
用して固着した集積回路素子（４６）等で示されている
。
基板（３０）の平面構造を説明する図であり、サブ基板
（３０）はプレス成形により形成した孔（３２）および
タブ（３４）、接着性の絶縁樹脂層により片面、あるい
は両面に貼着しだ銅箔をホトエツチングする等して形成
した導電路（３６）、パッド（３８）（４０）（４２）
および所定のダイボンドパッド上にＡｇペースト等を使
用して固着した集積回路素子（４６）等で示されている
。
サブ基板（３０）にはマザー基板（１０）への半田固着
と強度を考慮して、錫、クロム、ニッケル、鉄等を含有
する略０．５ｍｍ厚の銅合金が使用される。
と強度を考慮して、錫、クロム、ニッケル、鉄等を含有
する略０．５ｍｍ厚の銅合金が使用される。
サブ基板（３０）の導電路（３６）はサブ基板（３０）
上の回路素子を相互接続し、パッド（４２）（１８）を
介してマザー基板（１０）上に形成した導電路（１２）
と相互接続し、さらにはパッド（４２）（１８）を介し
て単にマザー基板（１０）上に形成した導電路（１２）
をジャンプ接続する。
上の回路素子を相互接続し、パッド（４２）（１８）を
介してマザー基板（１０）上に形成した導電路（１２）
と相互接続し、さらにはパッド（４２）（１８）を介し
て単にマザー基板（１０）上に形成した導電路（１２）
をジャンプ接続する。
タブ（３４）は所定の工程において、その端部から略３
ｍｍの位置でサブ基板（３０）の面に直角に折り曲げら
れて、サブ基板（３０）とマザー基板（１０）の配置間
隔を略３ｍｍに規制する支持部（３４）となる。
ｍｍの位置でサブ基板（３０）の面に直角に折り曲げら
れて、サブ基板（３０）とマザー基板（１０）の配置間
隔を略３ｍｍに規制する支持部（３４）となる。
なお、この支持部（３４）はサブ基板（３０）の金属の
絞り加工によって形成することも、個別の支持部材によ
っても形成することも、さらには単にサブ基板（３０）
の端部を折り曲げて形成することも可能である。また、
第３図は多面構成のサブ基板（３０）を示しているが単
面構成であっても差し支えない。
絞り加工によって形成することも、個別の支持部材によ
っても形成することも、さらには単にサブ基板（３０）
の端部を折り曲げて形成することも可能である。また、
第３図は多面構成のサブ基板（３０）を示しているが単
面構成であっても差し支えない。
再び第１図および第２図を参照して実施例をさらに詳細
に説明する。
に説明する。
マザー基板（１０）に形成したバンド（２０）にサブ基
板（３０）の支持部（３４）を半田固着すると、第１図
に図示するように、サブ基板（３０）の電子回路の構成
要素であって、放熱特性を考慮してマザー基板（１０）
に固着された所定の集積回路素子（２４）が、サブ基板
（３０）に形成した孔（３２）から露比すると共に集積
回路素子（２４）にパフ）’ （４０）が隣接配置され
る。従って、積層基板構造であるにもかかわらずサブ基
板（３０）に高発熱の電子回路を形成することが可能と
なり、サブ基板（３０）に分離形成される電子回路が制
限されない。
板（３０）の支持部（３４）を半田固着すると、第１図
に図示するように、サブ基板（３０）の電子回路の構成
要素であって、放熱特性を考慮してマザー基板（１０）
に固着された所定の集積回路素子（２４）が、サブ基板
（３０）に形成した孔（３２）から露比すると共に集積
回路素子（２４）にパフ）’ （４０）が隣接配置され
る。従って、積層基板構造であるにもかかわらずサブ基
板（３０）に高発熱の電子回路を形成することが可能と
なり、サブ基板（３０）に分離形成される電子回路が制
限されない。
また、集積回路素子（２２）にはマザー基板（１０）の
パッド（工４）とサブ基板（３０）のパッド（４４）が
隣接配置される。このようなパッド配列は、例えばアド
レス信号がマザー基板（１０）から供給され、その出力
データをサブ基板（３０）に供給するようなＲＯＭに好
適であって、集積回路素子（２２）の電極からマザー基
板（１０）、あるいはサブ基板（３０）のパッド（１４
）（４４）に直接ワイアボンディングできる本発明はワ
イアボンディング工程の削減効果並びに導電路面積の低
減効果が顕著である。
パッド（工４）とサブ基板（３０）のパッド（４４）が
隣接配置される。このようなパッド配列は、例えばアド
レス信号がマザー基板（１０）から供給され、その出力
データをサブ基板（３０）に供給するようなＲＯＭに好
適であって、集積回路素子（２２）の電極からマザー基
板（１０）、あるいはサブ基板（３０）のパッド（１４
）（４４）に直接ワイアボンディングできる本発明はワ
イアボンディング工程の削減効果並びに導電路面積の低
減効果が顕著である。
これら所定の集積回路素子（２２）（２４）はその電極
面がサブ基板（３０）面と略等しい高さとなるように、
即ち所定の集積回路素子（２２）（２４）の電極とサブ
基板（３０）のパラｔ’ （４０）（４４）が同一平面
に配列されるようにヒートシンク（２８）を介して固着
される。そこで、少なくとも前記の集積回路素子（２２
）（２４）の電極とサブ基板（３０）のパッド（４０）
（４４）間のワイアボンディングにおいては、ホンディ
ングヘッドを垂直方向に大きく移動させる必要がなくな
って、多ビンの集積回路が使用される混成集積回路装置
では特にワイアボンディング能率が向上する。
面がサブ基板（３０）面と略等しい高さとなるように、
即ち所定の集積回路素子（２２）（２４）の電極とサブ
基板（３０）のパラｔ’ （４０）（４４）が同一平面
に配列されるようにヒートシンク（２８）を介して固着
される。そこで、少なくとも前記の集積回路素子（２２
）（２４）の電極とサブ基板（３０）のパッド（４０）
（４４）間のワイアボンディングにおいては、ホンディ
ングヘッドを垂直方向に大きく移動させる必要がなくな
って、多ビンの集積回路が使用される混成集積回路装置
では特にワイアボンディング能率が向上する。
さらに、サブ基板（３０）に形成したパッド（４２）と
マザー基板（１０）に形成したパッド（１８）とをワイ
アボンディングすることにより、サブ基板（３０）の電
子回路とマザー基板（１０）の電子回路の相互接続が行
われ、またマザー基板（１０）に形成した導電路（１２
）のジャンピング接続が行われる。
マザー基板（１０）に形成したパッド（１８）とをワイ
アボンディングすることにより、サブ基板（３０）の電
子回路とマザー基板（１０）の電子回路の相互接続が行
われ、またマザー基板（１０）に形成した導電路（１２
）のジャンピング接続が行われる。
既に明らかなように、本発明の混成集積回路装置はマザ
ー基板（１０）上の所定位置にサブ基板（３０）を離間
配置する基板構造を有するため、サブ基板（３０）の固
着工程、サブ基板（３０）上の導電路とマザー基板（１
０）上の導電路の相互接続工程はマザー基板（１０）上
に固着される集積回路素子、あるいはチップ素子と同等
に行われ、ケーシングを除く製造、試験工程がマザー基
板（１０）上で完了する。また、本発明の混成集積回路
装置は最終的にケース材（図示しない）により封止され
るが、従来のケース材の中空構造内に収納することがで
きる。
ー基板（１０）上の所定位置にサブ基板（３０）を離間
配置する基板構造を有するため、サブ基板（３０）の固
着工程、サブ基板（３０）上の導電路とマザー基板（１
０）上の導電路の相互接続工程はマザー基板（１０）上
に固着される集積回路素子、あるいはチップ素子と同等
に行われ、ケーシングを除く製造、試験工程がマザー基
板（１０）上で完了する。また、本発明の混成集積回路
装置は最終的にケース材（図示しない）により封止され
るが、従来のケース材の中空構造内に収納することがで
きる。
以上本発明の一実施例を説明したが、本発明はサブ基板
の平面形状等に関して種々の変形が可能であって、実施
例に限定されるものではない。
の平面形状等に関して種々の変形が可能であって、実施
例に限定されるものではない。
（ト）発明の効果
以上述べたように本発明の混成集積回路装置は（１）マ
ザー基板の導電路とサブ基板の導電路との相互接続を任
意の位置で行うことが可能なため導電路の引き回しによ
る実装面積の低下が回避される。
ザー基板の導電路とサブ基板の導電路との相互接続を任
意の位置で行うことが可能なため導電路の引き回しによ
る実装面積の低下が回避される。
（２）サブ基板の導電路によるマザー基板の導電路の長
スパンの接続が可能であるためジャンピング接続のため
のパッドが不要になり実装面積の低下が回避される。
スパンの接続が可能であるためジャンピング接続のため
のパッドが不要になり実装面積の低下が回避される。
（３）マザー基板、サブ基板共に金属基板を使用するた
め発熱素子の配置が自由である。
め発熱素子の配置が自由である。
（４）マザー基板上にサブ基板を離間固着するためマザ
ー基板の全領域を素子実装に使用できる。
ー基板の全領域を素子実装に使用できる。
（５）サブ基板を、マザー基板に固着搭載した所定の集
積回路素子に隣接配置したため、その集積回路素子電極
をマザー基板のパッドにもサブ基板のパッドにも直接ワ
イアボンディングすることができ、ワイアボンディング
数が低減されると共に導電路面積が低減される。
積回路素子に隣接配置したため、その集積回路素子電極
をマザー基板のパッドにもサブ基板のパッドにも直接ワ
イアボンディングすることができ、ワイアボンディング
数が低減されると共に導電路面積が低減される。
（６）サブ基板とマザー基板の主面が同一方向に面する
ため、サブ基板とマザー基板の導電路の相互接続後の機
能試験、トラブルシューティングが容易である。
ため、サブ基板とマザー基板の導電路の相互接続後の機
能試験、トラブルシューティングが容易である。
（７）集積回路としてチップ素子を使用するため高集積
度が達成される。
度が達成される。
（８）サブ基板に加工が容易な銅合金を使用するため離
間固着のための支持部を一体成形することができる。
間固着のための支持部を一体成形することができる。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ｉ−１線断面図、第３図は本発明で使用されるサブ基板
の平面図、第４図は従来の混成集積回路装置の平面図。 １０・・・マザー基板、１２．３６・・・導電路、１４
．３８．４０．４４・・パッド、 １６−・−外部リ
ード用バンド、 １８．４２・−内部接続用パッド、
２０・・支持部材用パッド、 ２２．２４．４６
・・・集積回路素子、 ３０・・サブ基板、 ３２
・・・孔、 ３４・・・支持部材。
Ｉ−１線断面図、第３図は本発明で使用されるサブ基板
の平面図、第４図は従来の混成集積回路装置の平面図。 １０・・・マザー基板、１２．３６・・・導電路、１４
．３８．４０．４４・・パッド、 １６−・−外部リ
ード用バンド、 １８．４２・−内部接続用パッド、
２０・・支持部材用パッド、 ２２．２４．４６
・・・集積回路素子、 ３０・・サブ基板、 ３２
・・・孔、 ３４・・・支持部材。
Claims (9)
- （１）第１の絶縁金属基板上に所定形状に導電路を形成
し、その導電路の所定位置に少なくとも集積回路素子を
固着搭載したマザー基板と、 第２の絶縁金属基板上に所定形状に導電路を形成し、そ
の導電路の所定位置に集積回路素子および、あるいはチ
ップ抵抗、チップコンデンサ等のチップ素子を固着搭載
したサブ基板とから構成され、 前記サブ基板を、マザー基板に固着搭載した所定の集積
回路素子に隣接配置したことを特徴とする混成集積回路
装置。 - （２）前記所定の集積回路素子電極とサブ基板のパッド
をワイアボンディングしたことを特徴とする請求項１記
載の混成集積回路装置。 - （３）前記サブ基板高とマザー基板上に固着した前記所
定の集積回路素子の実装高とを略等しくしたことを特徴
とする請求項１記載の混成集積回路装置。 - （４）前記マザー基板の所要の導電路の接続をサブ基板
の導電路を介して行ったことを特徴とする請求項１記載
の混成集積回路装置。 - （５）前記第２の絶縁金属基板を銅、あるいは銅合金で
形成したことを特徴とする請求項１記載の混成集積回路
装置。 - （６）前記サブ基板の端部を折り曲げ、あるいは基板端
部に形成したタブを折り曲げてサブ基板の支持部とした
ことを特徴とする請求項１記載の混成集積回路装置。 - （７）前記サブ基板の面積を前記マザー基板に比較して
小面積としたことを特徴とする請求項１記載の混成集積
回路装置。 - （８）前記サブ基板の所定の導電路と前記マザー基板の
導電路とをワイアボンディングしたことを特徴とする請
求項１記載の混成集積回路装置。 - （９）前記集積回路素子にチップ素子を用いたことを特
徴とする請求項１記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228265A JP2828753B2 (ja) | 1990-08-31 | 1990-08-31 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228265A JP2828753B2 (ja) | 1990-08-31 | 1990-08-31 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111460A true JPH04111460A (ja) | 1992-04-13 |
| JP2828753B2 JP2828753B2 (ja) | 1998-11-25 |
Family
ID=16873768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228265A Expired - Lifetime JP2828753B2 (ja) | 1990-08-31 | 1990-08-31 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828753B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141084A (ja) * | 2006-12-05 | 2008-06-19 | Nec Electronics Corp | 半導体装置 |
| JP2015534715A (ja) * | 2012-08-21 | 2015-12-03 | エプコス アクチエンゲゼルシャフトＥｐｃｏｓ Ａｇ | デバイス構造体 |
-
1990
- 1990-08-31 JP JP2228265A patent/JP2828753B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141084A (ja) * | 2006-12-05 | 2008-06-19 | Nec Electronics Corp | 半導体装置 |
| JP2015534715A (ja) * | 2012-08-21 | 2015-12-03 | エプコス アクチエンゲゼルシャフトＥｐｃｏｓ Ａｇ | デバイス構造体 |
| US10278285B2 (en) | 2012-08-21 | 2019-04-30 | Epcos Ag | Electric component assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2828753B2 (ja) | 1998-11-25 |
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