JPH04111471A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタを用いた電気的に書込み・
消去が可能な薄膜トランジスタメモリに関する。

［従来の技術］ 最近、ＥＥＰＲＯＭ等のメモリ素子として、メモリ用薄
膜トランジスタと、このメモリ用薄膜トランジスタを選
択する選択用トランジスタとを、簿膜トランジスタで構
成した薄膜トランジスタメモリが開発されている。この
薄膜トランジスタメモリは、絶縁性基板上にメモリ用薄
膜トランジスタと選択用薄膜トランジスタとを形成した
もので、そのメモリセルの駆動法としては、選択トラン
ジスタを片チャネル動作させ、その選択・非選択で書込
み／消去を行なっている。

［発明が解決しようとする課題］ しかしながら、このような従来の薄膜トランジスタメモ
リにあっては、選択トランジスタに片側チャネル動作（
例えば、ｎチャネル動作）しかさせず、その選択トラン
ジスタの選択・非選択で書込み／消去を行なう構成とな
っていたため、選択トランジスタのｎチャネルをＯＮさ
せることによって電子伝導で半導体層のメモリ絶縁膜中
へ電子を注入する書込みは短時間（メモリゲートとドレ
イン間電界を２μＶ　／　ｃｍにして１ｍｓオーダー）
で行なうことができるものの、正孔注入が必要な消去に
はｎチャネルをＯＮさせてメモリ部までソース・ドレイ
ンの電界を到達させても長時間（２μＶ　／　ｃｍで１
　ｓｅｃオーダー）が必要であるという欠点があった。

本発明の目的は、書込み／消去時間を大幅に短縮するこ
とができるとともに、大規模化が可能な簿膜トランジス
タを用いた薄膜トランジスタメモリを提供することにあ
る。

［課題を解決するための手段］ 本発明による薄膜トランジスタメモリは上記目的達成の
ため、半導体層と、この半導体層に電気的に接続された
ソース電極及びドレイン電極と、書込みの選択／非選択
を制御する選択電圧が印加される選択ゲート電極と、所
定のキャリアを移動させるゲート電圧が印加されるメモ
リゲート電極とを備えた薄膜トランジスタメモリであっ
て、前記選択ゲート電極と、前記ソース電極及びドレイ
ン電極と、前記半導体層とからなる選択トランジスタは
、ｎチャネルとｎチャネル両方のキャリア伝導ができる
ように構成されるとともに、ｎチャネル動作でメモリの
消去をし、ｎチャネル動作でメモリへの書込みをするよ
うにしたものである。

［作用］ 上記した手段によれば、薄膜トランジスタメモリは、選
択トランジスタが、ｎチャネルとｎチャネル両方のキャ
リア伝導ができるように構成されているので、選択トラ
ンジスタにｎチャネル／ｎチャネルの両方向動作させる
ことで、書込み／消去の両モードとも状態の遷移時間が
短くなるようにｎチャネル消去／ｎチャネル書込みのモ
ードを使用することができ、書込み／消去パルス印加時
間を短くすることができる。

［実施例コ 以下、本発明を図面に基づいて説明する。

星星五史 最初に、本発明の詳細な説明する。

ＣＭＯＳデバイスの基本構造は第１図で示される。ＣＭ
ＯＳデバイスはＮ型基板ｌＯ上にボロン（Ｂ）拡散など
によって、大きなＰ＋拡散層、すなわちｐ−ｗｅｌｌと
呼ばれる領域を作り、その中にリン（Ｐ）拡散などによ
ってｎチャネルトランジスタＴｒを形成するとともに、
Ｎ型基板１０上にボロン拡散などによって、ｐチャネル
トランジスタＴｒを形成し、必要な部分間をアルミニウ
ムなどの導電体で接続する。図中、１２．１３はｐチャ
ネルトランジスタＴｒのソース・ドレイン拡散層、Ｉ４
はそのゲート電極を示し、また、１５゜１６はｎチャネ
ルトランジスタＴｒのソース・ドレイン拡散層、１７は
そのゲート電極を示している。従って、ｎチャネル、ｎ
チャネル別々の領域に別々のプロセスで作り分けるため
、プロセスが複雑で集積化するのにも不利であった。ま
た、Ｎ型基板１０とソース・ドレイン拡散層との間のリ
ーク電流はＰＮ接合の逆方向バイアスで動作させること
によって防いでいるため、例えばＰＭＯＳ部のゲートを
基板に対して正バイアスにしてｎチャネルを形成しても
、ｐ型拡散層からなるドレインに正バイアスをかけてこ
れをトランジスタ移動させることはできない。すなわち
、従来のＳｉ基板上のトランジスタは本質的に片側チャ
ネル動作しか行なえない。

そこで本発明は、ｎチャネル／ｎチャネル両方向動作さ
せることができる薄膜トランジスタを実現することによ
って、薄膜トランジスタメモリの性能向上を図ろうとす
るものである。この目的達成のため以下のような基本構
造をとることとする。

■絶縁基板上のＴＰＴを用いることで基板との間のリー
ク電流を無視できるようにする。

■ソース・ドレイン電極とのオーミック接触部に正、顕
画方向のバイアスに対してもバリアとして働かず、即ち
整流性の極めて弱く、かつ金属とのオーミック性が十分
にあるリン等の不純物を高濃度にドープしたｐｏｌｙ−
３ｉ層を用いる。

■ソース・ドレインとゲートの間に半導体層が挾まれる
とともに、ゲートとソース・ドレイン間にかける電界の
強さと向きでｐチャネル／ｎチャネル両方のキャリアが
発生する構造をとるようにする。

■半導体層に真性半導体に近いｐｏｌｙ−Ｓｉ層を用い
ることによりフェルミレベルがバンドギャップ中央に近
く、かつバンドギャップが狭い状態としてｎチャネル／
ｎチャネル両方を使用するのに実用的な電圧レベルまで
もってこれるようにする。

第２図は上記基本構造■〜■により形成されたスタガー
構造のｐｏｌｙ−５ｉ　　Ｔ　Ｆ　Ｔの断面図である。

この図において、２０はスタガー構造の選択トランジス
タであり、選択トランジスタ２０はガラス基板等の絶縁
性基板２１上に形成されたソース電極２２及びドレイン
電極２３と、ソース電極２２及びドレイン電極２３上に
形成されるオーミックコンタクト層２４．２５と、ソー
ス電極２２及びドレイン電極２３を形成した絶縁性基板
２１上に形成されるチャネル用半導体層２６と、チャネ
ル用半導体層２６上に形成されるゲート絶縁膜２７と、
ゲート絶縁膜２７上に形成されたゲート電極２８とによ
り構成されている。また、ソース電極２２及びドレイン
電極２３上に形成されるオーミックコンタクト層２４．
２５は、ドーパントのＰ型、Ｎ型によらずＰ、Ｎ両タイ
プのキャリアを流すことができるコンタクト層であり、
例えば、ｐ。

１ｙ−３ｉ、ａ（アモルファス）−３ｉ等のオーミック
コンタクト用半導体層により形成される。

第３図は選択トランジスタ２０のＶＧ−Ｉ　Ｄ（ゲート
電圧−ドレイン電流）特性を示す図であり、ドレイン電
圧Ｖｄを５Ｖ、ＩＯＶ、１５Ｖ。

２０Ｖにした（但し、ソース電圧Ｖｓはグランドレベル
とする）ときのｎチャネル動作及びｎチャネル動作を示
している。そして、ドレイン電圧Ｖｄを高くしていくと
飽和をすることになるが、ｎチャネル側に関しては第３
図の太実線のようにグラフが重なった１本の線で表わさ
れる。また、ｎチャネル側に関してはＶｄに応じてＩｄ
が徐々にシフトしていく。一方、上記の場合とは逆にＶ
ｄをマイナス側にすると同図中左側に示すようにｎチャ
ネル側動作をすることになり、この場合もｎチャネル側
に関しては１本の線で表わされる。第２図に示すように
選択トランジスタ２０は３端子であるため、ｎチャネル
動作のサブスレショルド電圧Ｖｔｈｎはソース・ドレイ
ンの低い側の電圧とゲート電圧Ｖｅとの関係で決まり、
ｎチャネル動作のサブスレショルド電圧Ｖｔｈｐはソー
ス・ドレイン間の高い側の電圧とゲート電圧との関係で
決定される。このときの選択トランジスタ２０の等価回
路は第４図で示される。

また、ドレイン電圧Ｖｄを上げていき、ｐｏｌｙ　−３
ｉのバンドギャップより高い電圧をソース・ドレイン間
に印加すると、ｎチャネルとｎチャネルの両方向動作が
見られ、チャネル電流がどのゲート電圧においても流れ
続けるようになる（第３図参照）。

第５図及び第６図はｎチャネル、ｎチャネル各動作時の
Ｖｄ−Ｉｄ　　（ドレイン電圧−ドレイン電流）特性を
示す図であり、第５図はｎチャネル側のＶｄ−Ｉｄ特性
を、第６図はｎチャネル側のＶｄ−Ｉｄ特性をそれぞれ
示している。第５図及び第６図に示すようにｎチャネル
側でややｎ＋拡散層のソース・ドレイン間電界に対する
バリアの影響があるものの、ｎチャネル、ｎチャネルと
も低いＶｄから実用的なトランジスタ動作をしているこ
とがわかる。

このように、１個の薄膜トランジスタがｎチャネル、ｎ
チャネル両方向動作するので、ｎチャネルトランジスタ
とｎチャネルトランジスタを作り分ける必要がなくなる
ため、ｎチャネル、ｎチャネル両方の動作が必要な例え
ば０Ｍ０３回路をこの薄膜トランジスタで製造すれば製
造工程が簡単になり高集積化が図られる。また、３端子
の素子であって基板電位という確定した電位がないため
、ｎチャネル、ｎチャネルの両方向動作をさせるとき低
電圧化が図ることができる。例えば、ドレイン電圧Ｖｄ
がＩＯＶでソース電圧ＶｓがＯＶ％Ｐチャネル動作のサ
ブスレッショルド電圧Ｖｔｈｐが一１０Ｖ、ｎチャネル
動作のサブスレッショルド電圧Ｖｔｈｎが５Ｖの場合の
ｎチャネル動作／ｎチャネル動作を第７図に示すように
、基板電位がある従来のＣＭＯ３構造のトランジスタに
あっては両方向動作をしようとする場合にはｐチャネル
動作側で一１０Ｖ以下の低電位側電源が必要とされる。

これに対して、基板電位がない薄膜トランジスタ２０の
場合にはｐチャネル動作をする場合にもゲートバイアス
条件等を適当に設定すればｐチャネル／ｎチャネル両方
の動作をさせることができ、上記負電源を用いることな
く実現することが可能である。

上記特徴を有する薄膜トランジスタ２０をメモリの選択
トランジスタに適用すれば電込み（電子注入）にｎチャ
ネル伝導、消去（正孔注入）にｐチャネル伝導を用いる
ことができる。以下、上記原理に基づいて実施例を説明
する。

二叉り里 第８図〜第１８図は本発明に係る薄膜トランジスタメモ
リの一実施例を示す図であり、第８図〜第１２図は薄膜
トランジスタメモリの製造工程図である。

この実施例では、ソース・ドレイン電極とゲート電極の
間に半導体チャネル層が挾まれたスタガー型構造を採用
した例を示している。

まず、第８図に示すように、ガラス等からなる絶縁性基
板３１上に例えばクロム（Ｃｒ）からなる導電層と、リ
ン（Ｐ）又は砒素（Ａｓ）をドーピングしたｎ型ポリシ
リコン（ｐｏｌｙ　−Ｓ　ｉ　）等からなるオーミック
コンタクト層とをスパッタ法等により順次堆積し、パタ
ーニングしてソース電極３２とそのコンタクト層３３、
ドレイン電極３４とそのコンタクト層３５を形成する。

この場合、リンドープしたポリシリコン（ｐｏｌｙ　−
Ｓ　ｉ　）をオーミックコンタクト層３３．３５として
用いると、トランジスタの動作特性であるｐチャネル動
作、ｎチャネル動作のどちらの伝導に対してもメモリと
しての書込み／消去動作を行なえるものである。

次いで、ソース電極３２ドレイン電極３４及びコンタク
ト層３３．３５が形成された絶縁性基板３１上にアモル
ファスシリコン（ａ−３ｉ）層と、その後良好な界面を
得るために連続して化学量論比よりもシリコン原子Ｓｉ
の量を多くして電荷蓄積機能のある窒化シリコンを薄＜
（１００人程程度堆積した後パターニングして第９図に
示すように半導体層３６を形成し、更に第１０図に示す
ように前記半導体層３６の中央部にメモリ窒化膜３７を
形成する。

次いで、第１１図に示すようにメモリ窒化膜３７が形成
された半導体層３６の全面に亘って化学量論比の窒化シ
リコンからなるメモリゲート絶縁膜３８ａを堆積し、そ
の上にクロム等の導電層を堆積した後パターニングして
メモリトランジスタＴｒｉｏのメモリゲート電極３９を
形成する。この場合、メモリゲート電極３９は、前記メ
モリ窒化膜３７と対向する位置に形成される。

次いで、第１２図に示すように、メモリゲート電極３９
が形成されたメモリゲート絶縁膜３８ａの全面に亘って
化学量論比の窒化シリコンからなる選択ゲート絶縁膜３
８ｂを形成する。その後、このメモリゲート絶縁膜３８
ｂ上にクロム等からなる導電層をスパッタ法等により堆
積し、パターニングして選択ゲート電極４０を形成して
薄膜トランジスタメモリを完成する。

上記のようにして製造された薄膜トランジスタメモリ５
０は、ソース電極３２、ドレイン電極３４、メモリゲー
ト電極３９及び選択ゲート電極４０の４端子を有する薄
膜トランジスタとなっており、ソース電極３２及びドレ
イン電極３４とゲート電極３９．４０との間に半導体層
３６が挾まれたスタガー構造となっている。そして、選
択ゲート電極４０．ソース電極３２、ドレイン電極３４
及び半導体層３６を含む部分は選択トランジスタＴｒｌ
ｌを構成し、メモリゲート電極３９、ソース電極３２、
ドレイン電極３４及び半導体層３６を含む部分はメモリ
トランジスタＴｒｉｏを構成する。つまり、この薄膜ト
ランジスタメモリ５０はスタガー構造のメモリトランジ
スタＴｒｌＯの上にスタガー構造の選択トランジスタＴ
ｒｌｌを積層した構造となっている。

第１３図はメモリトランジスタＴｒｌＯと選択トランジ
スタＴｒｉ　１が１つのメモリセルで構成された薄膜ト
ランジスタメモリ５０の選択トランジスタＴｒｌ　１の
ＶＧ−ＩＤ（ゲート電圧−ドレイン電流）特性を示す図
であり、ドレイン電圧Ｖｄを５Ｖ、ＩＯＶ、１５Ｖ、２
０Ｖｌ：したときの特性を示している。選択トランジス
タＴｒｌｌは選択ゲート電極４０とソース電極３２及び
ドレイン電極３４間の電界の向きにより正孔も電子もキ
ャリアとして用いることができるためゲート電圧ｖＧの
値によってｎチャネル電流とｎチャネル電流が使い分け
られる特性を有している。この場合、リンドープしたポ
リシリコン（ｐｏｌｙ　−Ｓ　ｉ　）をオーミックコン
タクト層３３．３５として用いているので、ｎチャネル
／ｎチャネルどちらの伝導に対しても伝導の妨げとなる
程のバリアにならないものが得られる。従って、以下に
述べるようにゲートバイアス条件によりｎチャネル／ｎ
チャネル両方の伝導ができ、選択／非選択動作が容易に
行なえる構造となっている。

第１４図及び第１５図はこの選択トランジスタＴｒｌｌ
を用いてソース電極３２及びドレイン電極３４とメモリ
ゲート電極３９間に２μｖ／ＣｌＴｌの電界強度をかけ
て書込み／消去の遷移に要する時間が選択ゲート電圧■
ｃＧによってどのように変化するか調べた結果を示す図
であり、第１４図が消去の遷移に要する時間を、第１５
図が書込みの遷移に要する時間をそれぞれ示している。

同図中符号１、符号２、符号３、符号４、符号５が付さ
れた実線はそれぞれ１００　μｓ、　　１ｍｓ、　　１
０ｍｓ。

１００＋ｎｓ、　　１ｓｅｃのパルス幅（印加時間）を
示しており、選択ゲート電極Ｖｃｃが負でｎチャネル伝
導、正でｎチャネル伝導となっている。第１４図及び第
１５図に示すピークの部分はｎチャネル。

ｎチャネル電流共に流れず、メモリに印加した電界が届
くまで時間のかかる領域であり駆動時の非選択電圧とし
てこの領域を用いる。このような観点から第１４図及び
第１５図をみると書込みは選択トランジスタをｎチャネ
ル動作させた方が速く、逆に消去は選択トランジスタを
ｎチャネル動作させた方が速いことがわかる。このよう
に非選択電圧が書込みと消去で異なるのは、消去後ゲー
ト電極下には正電界がかかるので書込み時のＶ　ｃ　−
Ｖｄは第１３図のｎチャネル側に対応し、また、書込み
後のゲート電極下には負電界がががるので、消去時は第
１３図のｎチャネル側が対応するためである。

第１６図（Ａ）、（Ｂ）は上記のようにして製造された
薄膜トランジスタメモリの等価回路を示しており、この
等価回路は第１６図（Ｂ）に示すような選択トランジス
タＴｒｌｌとメモリトランジスタＴｒｌＯとが直列接続
された構造であることを表している。つまり、本願発明
の簿膜トランジスタメモリは、スタガー構造のメモリト
ランジスタＴｒｉｏ上にスタガー構造の選択トランジス
タＴｒｌｌを積層した構造であるが電気的動作としては
、第１６図（Ｂ）に示すようにメモリトランジスタＴｒ
ｉｏと選択トランジスタＴｒｌｌとが直列に接続した構
成となる。

第１７図及び第１８図は上記薄膜トランジスタメモリを
基に構成される書込みモード／消去モードを示す図であ
り、第１６図（Ａ）に示した等価回路により表わしてい
る。なお、５ｏは上記薄膜トランジスタメモリである。

書込みの場合は、第１７図に示すように書込みの選択を
しようとする薄膜トランジスタメモリ５０（同図（１−
１）参照）が接続されるメモリゲートライン５１にＶｐ
／２を、選択ゲートライン５２にｎチャネルＯＮ電圧を
それぞれ印加するとともに、非選択の薄膜トランジスタ
メモリ５０が接続されるメモリゲートライン５３にＶｐ
／２を、選択ゲートライン５４に書込非選択電圧（例え
ば、１０■）をそれぞれ印加する。また、書込み選択の
薄膜トランジスタメモリ５０（同図（１−１）参照）が
接続されるデータライン５５に−Ｖｐ／２を、データラ
イン５６に−Ｖｐ／２をそれぞれ印加し、同電位かつ非
選択の薄膜トランジスタメモリ５０が接続されるデータ
ライン５７．５８に同電位のＶｐ／２を印加する。する
と、選択ゲートライン５２にＶｐ／２が印加（選択トラ
ンジスタＴｒｌｌのｎチャネル　ＯＮ）され、選択トラ
ンジスタＴｒｌｌのドレインが接続されるデータライン
５６に−Ｖｐ／２が印加されることで当該選択トランジ
スタＴｒｌｌは選択状態となり同図（１−１）に示す薄
膜トランジスタメモリ５０の書込み（メモリ窒化膜３７
への電子ｅ−注入）が行なわれる。

一方、同じデータライン５５．５６に接続される薄膜ト
ランジスタメモリ５０（同図（２−１）参照）にあって
は、この薄膜トランジスタメモリ５０に接続される選択
ゲートライン５４に書込非選択電圧が印加（選択トラン
ジスタＴｒｌｌのｎチャネル　０ＦＦ）されるので、当
該選択トランジスタＴｒｌｌは非選択状態となり書込み
が禁止される。この場合、この同図（２−１）に示す薄
膜トランジスタメモリ５０のメモリトランジスタＴｒｌ
Ｏにはメモリゲート電極４０とソース・ドレイン間の電
界強度Ｖｐを選択トランジスタＴｒ１１のチャネル・イ
ンピーダンスが大きくなるように選択ゲートバイアスを
もっていくことによって、実効的にメモリ窒化膜３７の
両端にＶｐの高電界がかからないようにして前のメモリ
の状態を保持している。

また、データライン５７．５８に接続される薄膜トラン
ジスタメモリ５０．５０　（同図（１−２）（２−２）
参照）は、選択されたライン上の薄膜トランジスタであ
るが、データとして書込みでない場合であって、データ
ライン５７．５８に印加される電圧がメモリゲートライ
ン５３に印加される（Ｖｐ／２）と同電位であるから選
択トランジスタＴｒｌｌは強制的にＯＦＦされてそのメ
モリトランジスタＴｒｉｏには前のデータが保持される
こととなる。

従って、薄膜トランジスタメモリ５０（同図（１−１）
参照）のみに書込みが行なわれることになる。

消去の場合は、第１８図に示すように消去をしようとす
る簿膜トランジスタメモリ５０（同図（１−１）参照）
が接続されるメモリゲートライン５１に−Ｖｐ／２を、
選択ゲートライン５２にｐチャネルＯＮ電圧をそれぞれ
印加するとともに、非選択の薄膜トランジスタメモリ５
０が接続されるメモリゲートライン５３に−Ｖｐ／２を
、選択ゲートライン５４に消去非選択電圧（例えば、１
５Ｖ）をそれぞれ印加する。また、消去選択の薄膜トラ
ンジスタメモリ５０（同図（１−１）参照）が接続され
るデータライン５５にＶｐ／２を、データライン５６に
Ｖｐ／２をそれぞれ印加し、同電位かつ非選択の薄膜ト
ランジスタメモリ５゜が接続されるデータライン５７．
５８に同電位の−Ｖｐ／２をそれぞれ印加する。すると
、消去しようとするメモリゲートライン５１につながる
簿膜トランジスタメモリ５０のゲート−ソース間の電位
差はＶｐとなりライン単位で一括消去（正孔ｈ＋がメモ
リ窒化膜３７中ヘトラツプ）される。

また、消去したくない部分の薄膜トランジスタメモリに
ついては前記書込みの場合と同様にそのメモリゲートラ
イン５３にはデータライン５５〜５８と同電位のＶｐ／
２が印加され電位差は０となるので消去されることはな
い。

以上説明したように、選択トランジスタＴｒｉｌをｐチ
ャネル／ｎチャネルの両方向動作させるようにしている
ので、書込み／消去の両モードとも状態の遷移時間が短
くなるようｐチャネル消去／ｎチャネル書込みのモード
を使用することが可能になる。その結果、書込み／消去
パルス印加時間が短くなるので、選択トランジスタＴｒ
ｌｌをＯＦＦにすることによるメモリへのパルス印加を
防ぐ非選択特性も良好となり、データが各セルに正しく
書き込め、かつ消去できるようになって、大規模ＥＥＰ
ＲＯＭとして用いて好適である。

なお、上記実施例における選択ゲート電極、オーミック
コンタクト層及び半導体層の材質は一例であって、各々
同一もしくは類似の性質を有する他の材料を用いること
ができることはいうまでもない。

また、上記実施例ではソース・ドレイン電極とゲート電
極との間に半導体チャネル層が挾まれたスタガー構造の
選択トランジスタメモリに適用した例であるが、これに
は限定されず、積層構造を逆にした逆スタガー構造等の
他の構造のものには全てに適用可能である。

［発明の効果］ 本発明によれば、選択ゲート電極、ソース電極・ドレイ
ン電極及び半導体層からなる薄膜トランジスタメモリは
ｐチャネル、ｎチャネル両方のキャリア伝導動作をし、
そのｎチャネル側動作でメモリの消去を行ない、ｎチャ
ネル側動作でメモリへの書込みを行なうように構成して
いるので、メモリ絶縁膜両端に直接電界をかけることに
よって書込み／消去時間を短縮させることができ、特に
正孔注入が必要な消去時の遷移時間を大幅に短縮させる
ことができる。従って、書込み／消去パルス印加時間が
短くなるので、選択トランジスタを○ＦＦにすることに
よるメモリへのパルス印加を防ぐ非選択特性も向上し、
データが各セルに正しく書き込め、消去できるようにな
って、大規模ＥＥＰＲＯＭとして利用することが可能に
なる。

さらに、１個のトランジスタにｐチャネル／ｎチャネル
両方向動作させるようにしているので、ｎチャネルトラ
ンジスタとｎチャネルトランジスタを作り分けることが
ないため、製造工程が簡単になり、高集積化・大面積化
が実現する。これにより、選択トランジスタメモリの他
、ｐチャネル／ｎチャネル両方の動作が必要な例えばＣ
ＭＯＳ回路に類似した回路に適用することもできる。

【図面の簡単な説明】

第１図〜第７図は本発明に係る薄膜トランジスタメモリ
の原理を説明するための図であり、第１図は原理説明の
ための従来の０ＭＯ３構造を示す図、第２図はスタガー
構造のポリＳｉ選択トランジスタの断面図、第３図は薄
膜トランジスタのＶｅ　−Ｉ　ｏ特性図、第４図は薄膜
トランジスタの等価回路図、第５図は薄膜トランジスタ
のｎチャネル側のＶｄ−Ｉｄ特性図、第６図は薄膜トラ
ンジスタのｎチャネル側のＶｄ−Ｉｄ特性図、第７図は
両方向動作をする薄膜トランジスタの低電圧動作を説明
するための図、第８図〜第１８図は本発明に係る選択ト
ランジスタメモリの一実施例を示す図であり、第８図〜
第１２図は薄膜トランジスタメモリの製造工程図、第１
３図は薄膜トランジスタメモリのＶ　Ｇ−Ｉ　ｆ）特性
図、第１４図は消去の遷移に要する時間を示す特性図、
第１５図は書込みの遷移に要する時間を示す特性図、第
１６図は薄膜トランジスタメモリの等価回路図、第１７
図は薄膜トランジスタメモリの書込みモード動作を説明
するための回路図、第１８図は薄膜トランジスタメモリ
の消去モード動作を説明するための回路図である。 ２０・・・・薄膜トランジスタ、２１．３１・・・・絶
縁性基板、２２．３２・・・・ソース電極、２３゜３４
・・・・ドレイン電極、２４．２５・・・・高濃度ドー
ピング層、２６．３６・・・・チャネル用半導体層、２
７・・・・ゲート絶縁膜、２８・・・・ゲート電極、３
６・・・・半導体層、３７・・・・メモリ窒化膜、３８
・・・・ゲート絶縁膜、３８ａ・・・・メモリゲート絶
縁膜、３８ｂ・・・・選択ゲート絶縁膜、３９・・・・
メモリゲート電極、４０・・・・選択ゲート電極、５０
・・・・薄膜トランジスタメモリ。 第３図 Ｖｄ＞０ 特許出願人　カシオ計算機株式会社 １コ 第 図 Ｏ蟇叛＊位が゛あろｅＬ乎のＣＭＯＳ眉番亀のトラシダ
ヌク０リ４合ｐｃｈ動作 ｎｃｈ動作 ｐｃｈ動作 ｎｃｈ動作 第１３ 図 ■ＧＣｖ〕 第１６ 図 第１７図

Claims (1)

1. 【特許請求の範囲】 　半導体層と、この半導体層に電気的に接続されたソー
   ス電極及びドレイン電極と、書込みの選択／非選択を制
   御する選択電圧が印加される選択ゲート電極と、所定の
   キャリアを移動させるゲート電圧が印加されるメモリゲ
   ート電極とを備えた薄膜トランジスタメモリであって、 前記選択ゲート電極と、前記ソース電極及びドレイン電
   極と、前記半導体層とからなる選択トランジスタは、ｐ
   チャネルとｎチャネル両方のキャリア伝導ができるよう
   に構成されるとともに、ｐチャネル動作でメモリの消去
   をし、ｎチャネル動作でメモリへの書込みをするように
   したことを特徴とする薄膜トランジスタメモリ。