JPH04111476A

JPH04111476A - 化合物半導体装置の製造方法

Info

Publication number: JPH04111476A
Application number: JP2230084A
Authority: JP
Inventors: Tetsuo Sadamasa; 定政　哲雄; Yuzo Hirayama; 雄三平山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1992-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、光通信に用いる発光素子や受光素子等の半導
体装置の製造技術に係わり、特にエツチングにより形成
した凹部に化合物半導体層を埋め込む工程を含む化合物
半導体装置の製造方法に関する。

（従来の技術）近年、光通信に用いる発光素子や受光素子等の光半導体
素子として、化合物半導体を用いた化合物半導体装置が
開発されている。この装置は、化合物半導体のｐｎ接合
にバイアスを印加して発光、受光現象を利用するもので
あり、情報処理速度の向上に伴って高性能化が望まれて
いる。特に、高速応答特性や信頼性に関する要求は強く
、近年盛んに研究開発が行われている。

高速応答特性と信頼性を同時に確保するためには、結晶
成長を２回に分けた再成長技術を用いたブレーナ構造と
することが求められる。この際、素子の漏れ電流を低減
化することが化合物半導体装置の高性能化のために必須
要素となる。

第３図は従来のプレーナ構造の受光素子の概略構成を示
す断面図である。図中１は半絶縁性ＩｎＰ基板であり、
この基板１の上には一部開口を有するＳｉＮ等の誘電体
膜２が形成され、この誘電体膜２をマスクとした基板１
のエツチングにより凹部が形成されている。そして、こ
の凹部内にｎ型ＩｎＰ結晶層３．ＩｎＧａＡｓ混晶層４
及びｐ型！ｎＰ結晶層５が成長形成されている。また、
誘電体膜２の開口部近傍にはリング状の電極６が設けら
れ、基板１の下面には電極７が設けられている。

この構成では、電極６．７間に逆方向バイアスを印加す
ることにより、ＩｎＧａＡｓ層４が光吸収層として作用
し、フォトダイオードとして動作することになる。

しかしながら、この種の装置にあっては次のような問題
があった。即ち、バンドギャップエネルギーの小さいＩ
ｎＧａＡｓ層４と誘電体であるＳｉＮ膜２が接触してい
るため、ｓｉＮ膜２の界面準位を介した漏れ電流が発−
生する。この漏れ電流は、フォトダイオードにとっては
致命的といえる受信感度の低下を招く。また、半絶縁性
１ｎＰを素子内部に有するレーザダイオードにおいては
、素子の漏れ電流が発振しきい値を悪化させるという問
題があった。

（発明が解決しようとする課題）このように従来、２回の結晶成長技術を用いてプレーナ
構造のフォトダイオード等を作成すると、バンドギャッ
プの小さい化合物半導体層と誘電体膜との接触に起因す
る素子の漏れ電流が発生するという問題があった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、バンドギャップの小さい化合物半導
体層と誘電体膜との接触に起因する素子の漏れ電流をな
くすことができ、素子特性の向上をはかり得る化合物半
導体装置の製造方法を提供することにある。

［発明の構成］（課題を解決するための手段）本発明の骨子は、Ｉ　ｎＧａＡｓ等のバンドギャップの
小さい化合物半導体層とＳｉＮ等の誘電体膜との接触を
防止することにある。

即ち本発明は、発光素子や受光素子等の化合物半導体装
置の製造方法において、ＩｎＰ等の化合物半導体基板上
に第１の化合物半導体層（例えばＩｎＧａＡｓＰ）及び
第２の化合物半導体層（例えばＩｎＰ）を順次成長形成
したのち、第２の化合物半導体層上に一部開口を有する
誘電体膜（例えば５ｉＮ）を形成し、次いで誘電体膜を
マスクとして第２の化合物半導体層を選択エツチングし
、且つ第２の化合物半導体層にサイドエツチングを施し
、残された第２の化合物半導体層をマスクとして第１の
化合物半導体層を選択エツチングし、且つ第１の化合物
半導体層にサイドエツチングを施し、次いで第１の化合
物半導体層をエツチングした部分に第３の化合物半導体
層（例えばＩｎＧａＡｓ）を成長形成し、しかるのち第
２の化合物半導体層をエツチングした部分に第４の化合
物半導体層（例えばＩｎＰ）を成長形成するようにした
方法である。

（作用）本発明によれば、第１の化合物半導体層に設けた凹部を
サイドエツチングにより広げ、そこにバンドギャップの
小さいＩｎＧａＡｓ等の第３の化合物半導体層を埋込み
結晶成長する。このようにすれば、第３の化合物半導体
層を異常成長しない条件で平坦な再成長層を形成するこ
とが可能となる。これは、実験によって確かめられたも
のだが、第１の化合物半導体層の上に設けた第２の化合
物半導体層がマスクとなって突出していることが重要な
点である。そして、この第２の化合物半導体層が漏れ電
流の防止に効果を現し、優れた特性の化合物半導体装置
が実現されることになる。

また、第４の化合物半導体層の成長においても、第２の
化合物半導体層のサイドエッチングにより誘電体マスク
が突出しているので、異常成長は起こらない。従って、
簡便な方法で素子表面に段差のないブレーナ型化合物半
導体装置を製造できる。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の第１の実施例に係わるフォトダイオー
ドの製造工程を示す断面図である。

まず、第１図（ａ）に示すように、ｎ型１ｎＰ基板１１
上にｎ型ＩｎＰバッファ層１２を２μｍの厚さに成長形
成し、続いてｎ型　ＩｎＧａＡｓＰ層（第１の化合物半
導体層）１３を２μｍの厚さに、ｎ型ＩｎＰ層（第２の
化合物半導体層）１４を１μｍの厚さに成長形成する。

各々の層の形成方法は、有機金属を用いた化学気相成長
法（ＭＯＣＶＤ法）によって極めて高精度に結晶成長す
ることが可能である。以上を基体として構成する。その
後、基体の主面にプラズマＣＶＤ法によりＳｉＮ膜（誘
電体膜）１５を０．２μｍの厚さで形成した後、これを
パターニングして例えば矩形の開口を設ける。

次いで、ＨＣｌ系のエツチング液を用い、第１図（ｂ）
に示すように、ＳｉＮ膜１５をマスクにＩｎＰ層１４を
選択エツチングして、第１の凹部を設ける。この際、Ｉ
ｎＰ層１４の厚さと路間等の幅でサイドエツチングさせ
る。即ち、ＳｉＮ膜］５の端部をひさし状に突出させる
。

その後、残されたＩｎＰ層１４をマスクとして用い、硫
酸系エツチング液でＩ　ｎＧａＡｓ　Ｐ層１３を選択エ
ツチングして、第２の四部を設ける。この際も、サイド
エツチングによってＩｎＰ層１４の端部を、ＩｎＧａＡ
ｓＰ層１３の厚さ層間３程度にひさし状に突出させる。

次いで、第１図（ｃ）に示すように、ＩｎＧａＡｓＰ層
１３の第２層間３に選択的にＩ　ｎＧａＡｓ　Ｐバラフ
ッ層２１を成長形成する。ＩｎＧａＡｓＰバッファ層２
１は、０．５μｍの厚さで第２の四部底面に沿って形成
する。このバッファ層２１として、ＩｎＰ層を形成して
もよい。続いて、ＩｎＧａＡｓＰバッファ層２１上にｎ
型ＩｎＧａＡｓ層（第３の化合物半導体層）２２を１．
５μｍの厚さで成長形成する。このとき、ＩｎＧａＡｓ
層２２はＩｎＰ層１４のひさしによって異常結晶成長せ
ずに、平坦な選択結晶成長層が得られる。次いで、ｎ型
ＩｎＰ層１４に設けた第１の凹部にｐ型ＩｎＰ層（第４
の化合物半導体ｊＷ）２３を選択結晶成長する。ＩｎＰ
層２３は第１の凹部を埋込む如く平坦に１μｍの厚さに
形成する。この場合においても、ＳｉＮ膜１５のひさし
の効果によって異常結晶成長は防止される。以上のよう
にして、選択的結晶成長を完了する。

次いで、第１図（ｄ）に示すように、基体の主面側にｐ
型オーミック電極３１をＴｉＰｔＡｕの蒸着によって形
成し、これをパターニングする。このとき、電極３１が
ＳｉＮ膜１５の開口部を完全に覆うように、ＳｉＮ膜１
５の開口よりも僅かに大きい矩形に加工する。また、基
体の裏面側にｎ型オーミック電極３２をＡｕＧｅの蒸着
によって形成する。

かくして製造されたフォトダイオードは、ＩｎＰ層１２
．１４で挟まれたＩｎＧａＡｓＰ層１３が導波層間３り
、ＩｎＧａＡｓＰ層１３を導波層間３光をＩ　ｎＧａＡ
ｓ層２２で吸収することにより、光情報を検出している
。そしてこの場合、誘電体膜としてのＳｉＮ膜１５とバ
ンドギャップエネルギーの小さいＩｎＧａＡｓ層２２が
直接接触することはないので、漏れ電流を低減すること
ができる。本発明者らの実験によれば、本実施例のフォ
トダイオードにおける漏れ電流値は従来構造の約ｆ／１
０に減少し、受光感度が大幅に向上するのが分かった。

第２図は本発明の第２の実施例に係わるレーザダイオー
ドの製造工程を示す断面図である。

まず、第２図（ａ）に示すように、ｎ型１ｎＰ基板４１
上にｎ型！ｎＰバッファ層４２を２μｍの厚さに形成し
、この上にｎ型ＩｎＧａＡｓＰ層４３を１μｍの厚さで
形成する。続いて、ｎ型ＩｎＧａＡｓＰ層４３よりバン
ドギャップエネルギーの小さいｎ型Ｉ　ｎＧａＡｓ　Ｐ
層、或いは多重量子井戸構造の活性層４４を０．１μｍ
の厚さに形成する。その後、ｎ型Ｉ　ｎＧａＡｓ　Ｐ層
４３と同等のバンドギャップエネルギーを有するｐ型１
ｎＧａＡｓＰ層４５を１μｍの厚さに形成し、その上に
ｐ型ＩｎＰ層４６を０．６μｍの厚さに形成する。各々
の形成方法は　ＭＯＣＶＤ法によって極めて高精度に結
晶成長することが可能である。以上を基体として構成す
る。そして、基体の主面にプラズマＣＶＤ法によって５
ｉ０２膜４７を１μｍの厚さで形成した後、パターンニ
ングしてこれを例えば矩形に残す。

次いで、ＨＣｌ系のエツチング液を用い、第２図（ｂ）
に示すように、ＳｉＯ２膜４７膜端７クとしてＩｎＰ層
４６を選択エツチングし、第１の四部を設ける。この際
、ＩｎＰ層４６と路間等の幅でサイドエツチングさせて
、ＳｉＯ２膜４７膜端７をひさし状に突出させる。続い
て、残すしたＩｎＰ層４６をマスクとして、硫酸系エツ
チング液でＩ　ｎＧａＡｓ　Ｐ層４３，４４゜４５を選
択エツチングし、第２の凹部を設ける。

この際もサイドエツチングによって、全Ｉ　ｎＧａＡｓ
　Ｐ層４３〜４５の厚さと同等幅のｐ　型１　ｎ　Ｐ層
４６のひさしを形成する。

次いで、第２図（ｅ）に示すように、第２の凹部に選択
的に半絶縁性１ｎＰ埋込み層６１を結晶成長する。半絶
縁性１ｎＰ埋込み層６１は２μｍの厚さで第２の四部底
面に沿って形成する。

この埋込み層６１として高抵抗ＩｎＰ層を形成してもよ
い。続いて、ｎ型ＩｎＰ層６２を半絶縁性ＩｎＰ埋込み
層６１上に１μｍの厚さで形成する。ここで、半絶縁性
ＩｎＰ層６１はｐ型ＩｎＰ層４６のひさしによって異常
成長せずに平坦な選択結晶成長層が得られ、またｎ型Ｉ
ｎＰ層６２も同様に平坦に形成される。

次いで、第２図（ｄ）に示すように、５ｉｎ２膜４７を
除去した後、基体の主面にｐ型ＩｎＰ層７１を１μｍの
厚さに形成する。続いて、ｐ型１ｎＰ層７１上にｐ型オ
ーミック電極７２をＴｉＰｔＡｕを蒸着によって形成し
、さらに基板４１の下面にｎ型オーミック電極７３をＡ
ｕＧｅの蒸着によって形成する。

かくして製造されたレーザダイオードは、半絶縁性Ｉｎ
Ｐ層６１を介した漏れ電流が従来の約１／ｌＯに減少し
、しきい値電流の低い優れた特性を示した。

ここで、従来方法では、ｐ型１　ｎＧａＡｓ　Ｐ層４５
上に直接誘電体膜を形成し、この誘電体膜をマスクとし
てＩｎＧａＡｓＰ層４５．４４゜４３をメサエッチング
する。そして、ＩｎＰ層６１．６２を形成したのち誘電
体膜を除去し、続いてＩｎＰ層７１を形成する。この場
合、誘電体膜の除去工程において、結晶成長層を空気に
晒すことになり、汚染が生じる。特に、ＩｎＧａＡｓＰ
層４５とＩｎＰ層６１との界面が露出されることになり
、ＩｎＰ層７１の形成の際に上記界面の劣化が発生する
。この界面劣化は結晶転位及び界面準位発生によるもの
で、この劣化現象は近距離にある活性層４４にまで悪影
響を及ぼす。即ち、転位或いは界面準位の発生は一般的
にいわれるディープセンター（半導体バンドギャップ中
の深い準位）を介した漏れ電流となる。この漏れ電流に
よって半導体レーザの劣化現象が起こることとなり、極
めて信頼性が悪くなる。本実施例では、誘電体膜４７を
除去した時点でＩｎＧａＡｓＰ層４５とＩｎＰ層６１と
の界面が露出していないので、上記要因による漏れ電流
はないのである。

なお、本発明は上述した各実施例に限定されるものでは
ない。第１の実施例では、横方向から第１の化合物半導
体層に光を導波させて光情報を検出するようにしたが、
上側の電極としてリング状電極を用いることにより、従
来と同様に上方向からの光を検出することも可能である
。

また、第１乃至第４の化合物半導体層の組成は実施例に
同等限定されるものではなく、仕様に応じて適宜変更可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。

［発明の効果コ以上詳述したように本発明によれば、第１の化合物半導
体層のサイドエツチングを利用してマスクとなる第２の
化合物半導体層にひさしを設けることにより、ＩｎＧａ
Ａｓ等のバンドギャップの小さい第３の化合物半導体層
を平坦に形成することができる。従って、第３の化合物
半導体層とＳｉＮ等の誘電体膜との接触を防止すること
ができ、これにより、選択的結晶成長を用いても、漏れ
電流の少ない化合物半導体装置を実現することが可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わるフォトダイオー
ドの製造工程を示す断面図、第２図は本発明の第２の実
施例に係わるレーザダイオードの製造工程を示す断面図
、第３図は従来装置の概略構造を示す断面図である。１１−ｎ型ＩｎＰ基板、１２・・・ｎ型１ｎＰバッファ層、１３　＝−ｎ型１　ｎＧａＡｓ　Ｐ層、１４−−−　ｎ
型ＩｎＰ層、１５・・・ＳｉＮ膜（誘電体膜）、２１−・−ｎ型ＩｎＰ層、２２　・＝　Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ層、２３・・・ｐ
型ＩｎＰ層、３１・・・ｎ側電極、３２・・・ｎ側電極。

Claims

【特許請求の範囲】

半導体基板上に第１及び第２の化合物半導体層を順次成
長形成する工程と、第２の化合物半導体層上に一部開口
を有する誘電体膜を形成する工程と、前記体膜をマスク
として第２の化合物半導体層を選択エッチングし、且つ
第２の化合物半導体層にサイドエッチングを施す工程と
、残された第２の化合物半導体層をマスクとして第１の
化合物半導体層を選択エッチングし、且つ第１の化合物
半導体層にサイドエッチングを施す工程と、第１の化合
物半導体層をエッチングした部分に第３の化合物半導体
層を成長形成する工程と、第２の化合物半導体層をエッ
チングした部分に第４の化合物半導体層を成長形成する
工程とを含むことを特徴とする化合物半導体装置の製造
方法。