JPH04112346A - メモリエラー検出方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリエラー検出方法及びその装置に関し、奇数個、偶
数個のメモリエラーにかかわらず必ず検出し、なおかつ
、２ビット迄のメモリエラーは必ずエラービットの特定
ができ、従って訂正が可能なメモリエラー検出方法及び
装置を提供することを目的とし、 プロセッサで形成されたデータに対して、パリティを付
加してメモリに書き込み、該データをメモリより読み出
す際に、パリティチェックをすることによってメモリエ
ラーを検出するメモリエラー検出方法において、メモリ
に書き込まれるデータで形成されるビットマトリクスの
水平方向及び垂直方向に対応してパリティビットを設け
るとともに、斜め方向のパリティビットをも設けておき
、該データがメモリより読み出される際に、上記水平方
向、垂直方向及び斜め方向のパリティビットをチェック
し、エラーが検出された少なくとも２方向列の交点に対
応するビットをエラービットとして検出して訂正する構
成とした。

〔産業上の利用分野〕

本発明は、メモリエラー検出方法及びその装置に関し、
特に、メモリエラーの検出とともに訂正ができる方法と
装置に関するものである。

〔従来技術〕

近年のコンピュータシステムでは、必ずといってよいほ
どメモリが使用されており、その信頬性が要求されてい
る。メモリ素子自体の信転性は徐々に向上しているが、
メモリエラーが完全になくなった訳ではなく、メモリ素
子自体の信軌性の向上を期待する一方で、上記メモリエ
ラーが発生したとき、該メモリエラーの発生を確実に検
出し、なおかつ、訂正する必要がある。

従来のメモリエラーを検出する方法として、パリティビ
ットを設ける方法がよく知られている。

すなわち、第５図に示す回路において、プロセッサ１か
らリード／ライト回路５を介して、メモリ２にデータ（
例えば３２ビット）を書き込む際に、第６図に示すよう
に上記データで下位から８ビット（１バイト）ずつの４
列のビットマトリクスＭを組み、水平方向列（図面上横
方向列）の“１゛の数（又は“０”の数）が偶数（又は
奇数）になるように、パリティビットＰ０〜Ｐ３をメモ
リエラーチェック回路４で発生してメモリ２に記憶する
ものである。そして、メモリ２からデータを読み出すと
きにはリード／ライト回路５を介して、メモリエラーチ
ェック回路４にデータを入力し、該メモリエラーチェッ
ク回路４でパリティチェック、すなわち、上記水平方向
の“１”　（又は“０”）の数をチェックしてメモリエ
ラーがあったか否かの判別をし、プロセッサ１にメモリ
エラー信号６で伝達するようになっている。

また、上記方法がエラービットの特定ができないところ
から、上記ビットマトリクスＭの水平方向だけでなく垂
直方向に対してもパリティビットを設け、エラーが発生
した水平、垂直方向の列の交点をエラービットと特定し
、訂正回路で訂正する方法もある。

更に、内容が複雑であるため詳述することを避けるが、
水平方向列に対して複数のパリティビットを使用するＥ
ＣＣと称せられる方法もある。

〔発明が解決しようとする課題〕

上記第５図、第６図に示す方法によると、同一列に奇数
個のエラーがあった場合については、メモリエラーを検
出できるが、メモリエラーを発生しているビットまでは
特定できないので、訂正が不可能である。更に、同一列
に偶数ビットのメモリエラーが発生した場合には、検出
すらできない難点がある。

また、水平、垂直の両方向にパリティを設ける方法は１
ビットのエラーは確実に検出でき、そのエラービットを
特定できるので訂正が可能であるが、例えば同一列に偶
数ビットのエラーがある場合のように、２ビット以上の
エラーがある場合、該エラーを検出できてもエラービッ
トの特定ができない場合がある。

また、ＥＣＣ方式によると回路が複雑になる上に、上記
水平、垂直方向のパリティビットを用いる場合と同様、
１ビットのメモリエラーがある場合はそのエラービット
を特定できるので訂正が可能であるが、２ビット以上の
エラーになるとエラーの検出はできてもエラービットの
特定ができないため、訂正できない難点がある。

本発明は奇数個、偶数個のメモリエラーにかかわらず必
ず検出し、なおかつ、２ビット迄のメモリエラーは必ず
エラービットの特定ができ、従って訂正が可能なメモリ
エラー検出方法及び装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明は上記従来の事情に鑑みて提案されたものであ
って、以下の手段を採用している。すなわち、第１図に
示すようにプロセッサ１で形成されたデータに対して、
パリティを付加してメモリ２に書き込み、該データをメ
モリ２より読み出す際に、パリティチェックをすること
によってメモリエラーを検出するメモリエラー検出方法
において、メモリ２に書き込まれるデータで形成される
ビットマトリクスＭの水平方向及び垂直方向に対応して
パリティビットＨＰ、、ＶＰ、を設けるとともに、斜め
方向のパリティビットＳＰｋをも設けておき、該データ
がメモリ２より読み出される際に、上記水平方向、垂直
方向及び斜め方向のパリティビットＨＰ、、ＶＰｊ　、
ＳＰｋをチェックし、エラーが検出された少なくとも２
方向列の交点に対応するビットをエラービットとして検
出して訂正するものである。

上記、パリティビットの発生、チェックはメモリエラー
チェック回路４内に設けられた水平、垂直、斜めの各方
向のパリティ発生チェック回路４２．４３．４４によっ
てなされる（パリティ発生機能とパリティチェック機能
とは通常１対の機能であるのでここではパリティ発生機
能とパリティチェック機能を備えた回路として扱ってい
る）。

また、上記パリティ発生チェック回路４２．４３．４４
によってエラーが検出された少なくとも２方向列よりエ
ラービットを検出するためにパリティデコード回路４５
が設けられる。更に、該パリティデコード回路４５によ
って検出されたエラービットを訂正するためにデータ訂
正回路４６が設けられる。

〔作用〕

水平、垂直、斜め方向列のパリティをパリティ発生チェ
ック回路４２．４３．４４でチェックすることによって
、まずエラービットを含んでいる列を検出することがで
き、このエラービットを含んでいる少なくとも２方向列
の交点を、パリティデコード回路４５でデコードするこ
とによってエラービットを特定することができる。エラ
ービットが特定されるとそのビットをデータ訂正回路４
６にて訂正することが可能となる。

この方法によってエラービットが確実に特定できるのは
、２ビット迄である。すなわち、３ビットになると後に
説明するようにエラーの存在は検出できるがエラービッ
トを特定するのが困難な場合がある。従って３ビット以
上のエラーが発生した場合には、エラービットを特定出
来る場合、出来ない場合に関わらずすべての場合をプロ
セッサ１に通知するかもしくは、エラービットを特定出
来ない場合にのみプロセッサ１に通知するようにする。

〔実施例〕

第３図は本発明を実施する装置の一実施例構成図であり
、第１図で示したものと同一の部材は同一の記号で示し
てあり、プロセッサ１１メモリ２、プロセッサ・データ
バス３、メモリ・データバス８は３２ビットである。

メモリ２内にはデータ格納部２１が設けられるとともに
、パリティ・データ格納部２２が設けられ、データ格納
部２１にはプロセッサ１で形成されるデータが、また、
パリティ・データ格納部２２には後に説明する水平、垂
直、斜めの各パリティが格納される。更に、該メモリ２
はメモリ制御回路４７とライト制御回路４８によって制
御されるようになっている。

上記パリティデータ格納部２２に格納されるパリティデ
ータは、以下のようにして形成される。

すなわち、プロセンサ１で形成されたデータを書き込む
際（データの書き込み方法は後述する）にデータに対し
て、メモリエラーチェック回路４に設けられた水平、垂
直、斜め方向の各パリティ発生チェック回路４２．４３
．４４で以下のようにパリティデータが形成される。す
なわち、第２図で示したと同じように３２ビットのデー
タでハイド単位の水平・垂直（８Ｘ４）のビットマトリ
クスＭを構成し、該ビットマトリクスＭの各水平方向列
に対してパリティピッＩ−ＨＰ、〜ＨＰ、を、また垂直
方向列に対してパリティビットＶＰＩｌｌ〜■Ｐ７を設
けるとともに、斜め方向列Ａ−Ｅに対してパリティビッ
トＳＰ、〜ＳＰ、を設ける。尚、上記斜め列Ａ−Ｅの内
例えばＡ列のビット配列はＤ２６、Ｄ１７、Ｄ８、Ｄ７
の順となりまた、Ｂ列のビット配列はＤ２５、Ｄ１６、
Ｄ１５、Ｄ６の順となる。

このようなパリティビットＨＰ８、ＶＰ、、ＳＰｋ　（
ｉ、ｊ、には各パリティビットを特定するサフィックス
であって上記のように零を含む正の整数を用いている）
よりなるパリティデータが上記パリティデータ格納部２
２に収納される。

次に、メモリ２よりの読み出しが行われる場合、リード
／ライト回路５のマルチプレクサ５１はメモリ２側にＯ
Ｎになっており、メモリ２のデータ格納部２１からデー
タを、パリティデータ格納部２２からパリティデータを
リードし、水平パリティ発生チェック回路４２、垂直パ
リティ発生チェック回路４３、斜めパリティ発生チェッ
ク回路４４において、水平、垂直、斜めの各パリティを
チェックする。このチェックによってメモリエラーを発
生しているビットを含む水平、垂直、斜め方向の列が検
出され、パリティデコード回路４５にその検出結果が入
力される。

パリティデコード回路４５において、上記各パリティ発
生チェック回路４２．４３．４４がらのチェック結果を
デコードし、以下のようにメモリエラーを生じているビ
ットの検出を行う。

上記ビットマトリクスＭにおいて、第４図（ａ）に示す
ようにデータ０２０にメモリエラーが発生している場合
、パリティ発生チェック回路４２．４３．４４では水平
方向パリティビットＨＰ２、垂直方向パリティビットＶ
Ｐ４、斜め方向パリティピッ）ＳＰ、に対応する水平、
垂直、斜めの各列でパリティエラーを検出する。この検
出結果をパリティデｑ−ド回路４５で判読すると、上記
各パリティビットＨＰ’ｚ　、ＶＰ４　、ＳＰｚの属す
る水平、垂直、斜め列の交点に対応するＤ２゜のデータ
が誤りであることがわかるので、データ訂正回路４６に
てこれを訂正し、この訂正はメモリエラー訂正信号７に
よってプロセッサ１に通知される。

次に第４図（ｂ）に示すように、ビットＤｌｌ、０１３
の２ビットでメモリエラーが生じている場合、水平方向
パリティビットＨＰ、にょってパリティエラーは未検出
となるが、垂直方向パリティビットＶＰ３　、ｖｐ、及
び斜め方向パリティビントｓｐｚ　、ＳＦ３によってパ
リティエラーが検出される。この検出結果をパリティデ
コード回路４５で判読すると、各パリティビットＶＰ３
、ＶＢ１、ＳＦ３、ＳＦ３の属する垂直及び斜め列の交
点に対応するＤｌｌ、Ｄ１３ビットが誤りであることが
わかるので、データ訂正回路４６にてこれを訂正する。

更に、３ビット以上にメモリエラーが発生している場合
にも同様にして、エラービットを検出することができる
が、特殊な場合には検出不可能となることがある。例え
ば、第４図（ｃ）に示すようにビットＤ１２、Ｄ１３、
Ｄ２１にエラーがある場合、水平、垂直、斜めのパリテ
ィ発生チェック回路４２．４３．４４によって水平方向
パリティビットＨＰ、、垂直方向パリティビットＶＰ。

、斜め方向パリティビットＳＰ４に対応する列にエラー
があることが検出される。ここで、パリティビットＨＰ
２、ＶＢ２の属する水平、垂直列の交点に対応するビッ
トＤ２０が誤りのように見えるが、斜め方向のパリティ
ビットＳＰ２はビットＤ２０が属する斜め方向列に誤り
があることを検出していない。又、斜め方向のパリティ
ビットＳＰ４によってビットＤ１３の属する斜め列にエ
ラーがあることを検出しているのに、これに対応する水
平方向、垂直方向のパリティピッ）ＨＰ、、■Ｐ、は何
も検出していない。実際には、Ｄ１２゜Ｄ１３．Ｄ２１
が誤りである。

上記のようにこの方法によると、１ビット又は２ビット
のメモリ・エラーであれば、エラービットの特定が確実
にできるので、該特定されたエラービットをデータ訂正
回路４６において訂正するとともに、パリティデコード
回路４５よりプロセッサ１にメモリエラー訂正信号７を
伝送してデータ訂正が行われたことを通知する。

３ビット以上のメモリエラーでは、上記のようにエラー
を検出できないケースも考えられるので、訂正は行わず
検出するのみにとどめるか、又は、３ビット以上のメモ
リエラーであってもエラービットが特定できる場合にの
み訂正するようにする。

このようにメモリエラーを検出しても訂正しない場合（
訂正できない場合を含む）はメモリエラー検出信号６に
よりプロセッサ１へ通知を行い、これによってプロセッ
サ１は動作を停止する。

上記においてプロセッサ１がバイト又はワード単位でメ
モリ２からの読み出しを行なっている場合であっても本
発明でパリティチェックをしようとする場合には、ダブ
ルワード（３２ビット）のデータを必要とする。そこで
、メモリ２からはダブルワードのデータが読み出しされ
るが、リードライト回路５又はプロセッサ１において、
プロセッサ１が読み出し対象としているバイト又はワー
ド・データ以外のデータは捨てられる。

メモリ２への書き込みを行う場合は、ダブルワード（３
２ビット）単位で行われる時と、バイト又はワード単位
で行われる時に分けられる。

ダブルワード単位で書き込みをする場合、リード／ライ
ト回路５のマルチプレクサ５１はプロセッサ１側にＯＮ
となり、該プロセッサ１より得られるダブルワードのデ
ータに対して水平パリティ発生チェック回路４２、垂直
パリティ発生チェック回路４３、斜めパリティ発生チェ
ック回路４４において、水平、垂直、斜めの各パリティ
を付加すると共に、データ訂正回路４６をスルーしてメ
モリ２へ書き込まれる。

バイト又はワード単位で書き込みを行う場合は、ライト
制御回路４８によりリード／ライト回路５のマルチプレ
クサ５１が書き込みを行うバイト又はワード分のみプロ
セッサ１側にＯＮとなりプロセッサ１からのバイト又は
ワード単位の書き込みデータがマルチプレクサ５１を介
してメモリエラーチェック回路４に伝送される。残りの
書き込みを行わないバイト又はワード分のマルチプレク
サ５１はメモリ２側にＯＮとなり、プロセッサ１が書き
込もうとするバイト又はワードデータ以外の部分のメモ
リ２内に既にあるデータ（初回は初期化された“０”の
み、又は“１”のみのデータ）を読み出しメモリエラー
チェック回路４に伝送する。このようにしてプロセッサ
１がらのデータとメモリ２からのデータとで３２ビット
として水平、垂直、斜め各方向のパリティデータを各方
向に対応するパリティ発生チェック回路４２．４３．４
４で生成し、メモリ２へ書き込みをする。つまり、バイ
ト又はワード単位のメモリへの書き込みは一旦読み出し
た後、書き込みを行う２段階のメモリアクセスとなる。

上記において、斜め方向のパリティとして図面上右上が
りの列に対するパリティを用いているが、上記の斜め方
向のパリティに加えて例えば右下りの列に対するパリテ
ィを用いて更にエラービットを特定出来る確率を高くす
ることもできる。

尚、パリティ発生機能とパリティチェック機能は、通常
対の機能として考えられるので、上記両方の機能を備え
たパリティ発生チェック回路を用いているが、該パリテ
ィ発生チェック回路を機能に対応してパリティ発生回路
とパリティチェック回路に分離してもこの発明の範囲に
含まれる。

〔発明の効果〕

以上説明したように、本発明によれば少なくとも２ビッ
トのメモリ・エラーの場合には、エラーの検出及び訂正
ができる。又、３ビット以上の誤りについてもエラービ
ットが特定できれば訂正は可能であり、また、訂正しな
い場合でもエラーの検出は確実に行えるのでメモリを使
用する装置の信顛性向上に寄与するところが大きい。

【図面の簡単な説明】

第１図はこの発明の原理構成図、第２図はこの発明のパ
リティビット概念図、第３図はこの発明の実施例構成図
、第４図はこの発明の詳細な説明図であって、第４図（
ａ）は１ビットエラーの説明図、第４図（ｂ）は２ビッ
トエラーの説明図、第４図（Ｃ）は３ビットエラーの説
明図、第５図は従来例構成図、第６図はパリティビット
概念図である。 図中、 １・・・プロセッサ、 ２・・・メモリ、 ４・・・メモリエラーチェック回路、 ４２．４３．４４、・・・パリティ発生チェック回路、
４５・・・パリティデコード回路、 ４６・・・データ訂正回路、 ＨＰｉ　、ｖｐＪ、ＳＰｋ　・・・パリティビット、Ｍ
・・・ビットマトリクス。

Claims (1)

1. 【特許請求の範囲】 〔１〕プロセッサ（１）で形成されたデータに対して、
   パリテイを付加してメモリ（２）に書き込み、該データ
   をメモリ（２）より読み出す際に、パリテイチェックを
   することによってメモリエラーを検出するメモリエラー
   検出方法において、 メモリ（２）に書き込まれるデータで形成されるビット
   マトリクス（Ｍ）の水平方向及び垂直方向に対応してパ
   リテイビット（ＨＰｉ）、（ＶＰｊ）を設けるとともに
   、斜め方向のパリテイビット（ＳＰｋ）〔上記ｉ、ｊ、
   ｋは各パリテイビット区別するためのサフィックスで０
   、１、２・・〕をも設けておき、該データがメモリ（２
   ）より読み出される際に、上記水平方向、垂直方向及び
   斜め方向のパリテイビット（ＨＰｉ）、（ＶＰｊ）、（
   ＳＰｋ）をチェックし、エラーが検出された少なくとも
   ２方向列の交点に対応するビットをエラービットとして
   検出して訂正する ことを特徴とするメモリエラーの検出方法。 〔２〕プロセッサ（１）で形成されたデータに対して、
   メモリエラーチェック回路（４）でパリテイを付加して
   メモリ（２）に書き込み、該データをメモリ（２）より
   読み出す際に、上記メモリエラーチェック回路（４）で
   パリテイチェックをすることによってメモリエラーを検
   出するメモリエラー検出回路において、 上記メモリエラーチェック回路（４）が、 メモリ（２）に書き込まれるデータで形成されるビット
   マトリクス（Ｍ）の水平方向及び垂直方向に対応してパ
   リテイビット（ＨＰｉ）、（ＶＰｊ）を発生するととも
   に、斜め方向のパリテイビット（ＳＰｋ）をも発生し、
   該データがメモリ（２）より読み出される際に、上記水
   平方向、垂直方向及び斜め方向のパリテイビット（ＨＰ
   ｉ）、（ＶＰｊ）、（ＳＰｋ）をチェックする水平、垂
   直、斜め方向の各パリテイ発生チェック回路（４２）、
   （４３）、（４４）と、 エラーが検出された少なくとも２方向列の交点に対応す
   るビットをエラービットとして検出して訂正するパリテ
   イデコード回路（４５）と、上記エラービットを訂正す
   るデータ訂正回路（４６）と を備えたことを特徴とするメモリエラーの検出装置。 〔３〕２ビット迄のメモリエラーを上記データ訂正回路
   （４６）で訂正し、３ビット以上のメモリエラーが発生
   した場合はパリテイデコード回路（４５）がプロセッサ
   （１）の動作を停止するメモリエラー検出信号をプロセ
   ッサ（１）に出力する請求項２に記載のメモリエラーの
   検出装置。 〔４〕上記パリテイデコード回路（４５）でエラービッ
   トを特定できない場合にのみ、プロセッサ（１）の動作
   を停止するメモリエラー検出信号をプロセッサ（１）に
   出力する請求項２に記載のメモリエラーの検出装置。