JPH10143383A

JPH10143383A - 誤り検出訂正装置

Info

Publication number: JPH10143383A
Application number: JP8299032A
Authority: JP
Inventors: Kiyoshi Arai; 清新井
Original assignee: NIPPON SYST HOUSE KK
Current assignee: NIPPON SYST HOUSE KK
Priority date: 1996-11-11
Filing date: 1996-11-11
Publication date: 1998-05-29

Abstract

(57)【要約】【課題】誤データ検出訂正装置の信頼性を向上させる。【解決手段】単一の誤データが存在する場合には、主デ
ータから生成される水平・垂直パリティと冗長データに
含まれる水平・垂直パリティとが夫々不一致となる不一
致行及び不一致列の個数は、夫々１つとなる。一方、２
以上の誤データが存在する場合には、少なくとも不一致
行の個数または不一致列の個数が２以上となる。この原
理に基づいて、誤データの個数を特定し（１個である
か、２個以上であるか）、誤データが１個の場合には、
当該誤データの位置を不一致行と不一致列との交点によ
り特定・訂正し、誤データが２個以上の場合には、その
旨を示す情報を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誤り検出訂正装置
に係り、特に、パリティデータに基づいて誤データを検
出・訂正する誤り検出訂正装置に関する。

【０００２】

【従来の技術】情報処理分野の進歩により、通信分野に
おける通信データの大規模化、メモリ分野におけるメモ
リの大容量化が急速に進んでいる。これにより、データ
の信頼性を確保することが一層重要になってきた。取り
扱うデータ量が増すと、例えば、通信分野では、通信装
置間におけるノイズ等によるデータ破壊、メモリ分野で
は、メモリチップ内におけるα線等によるデータ破壊等
の可能性が増大するからである。

【０００３】そこで、データの信頼性を高めるべく、実
際に使用する主データに対して、誤データの検出・訂正
用の冗長データを付加し、この冗長データに基づいて主
データ中の誤データを検出・訂正する技術、所謂ＥＣＣ
（error cheking and correcting）の技術が登場した。

【０００４】特開昭６３−３０８７９５号公報に、ＥＣ
Ｃ回路の一例が開示されている。このＥＣＣ回路は、メ
モリにおいて、１ワードのデータを２次元状に仮想的に
配置し、その配置における水平方向及び垂直方向のパリ
ティ（水平・垂直パリティ）を設け、水平・垂直パリテ
ィにより、仮想的な配置における誤データの位置を特定
し、当該誤データの値を反転することにより訂正するも
のである。以下、この方式を水平・垂直パリティ方式
（ＨＶパリティ方式）という。

【０００５】

【発明が解決しようとする課題】上記の水平・垂直パリ
ティ方式は、誤データが１つしか存在しないことを前提
としている。従って、誤データが２つ以上存在する場合
には、そのことを検出することができず、当該メモリを
利用する側（例えば、ＣＰＵ）は、誤データが存在しな
いものとして、処理を続行することになる。

【０００６】また、上記の水平・垂直パリティ方式は、
水平・垂直パリティ自体に誤りが存在しないことを前提
としている。従って、水平・垂直パリティデータがα線
等により破壊された場合には、適正なデータ訂正ができ
なくなるばかりか、不適正なデータ訂正により正常なデ
ータを破壊することもある。水平・垂直パリティ方式
は、データを２次元状に配置した際の行数と列数との和
に相当する大規模なパリティデータを要するため、水平
・垂直パリティに誤りが存在しないとの前提は、徒にメ
モリ面積を増大させるだけで、データの信頼性の向上に
対する寄与を希薄にする。

【０００７】上記の問題点は、メモリのみならず、ボー
ドやシステム上、さらには通信分野においても同様に議
論し得る。

【０００８】本発明は、上記問題点に鑑みてなされたも
のであり、その課題は、より信頼性の高い誤データ検出
訂正装置を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る誤データ検出訂正装置は、所定ビット
数で構成される主データに対して第１の水平及び垂直パ
リティを付加したパリティ付データにおける前記主デー
タの誤りを検出・訂正する誤データ検出訂正装置におい
て、前記主データより第２の水平及び垂直パリティを生
成する水平・垂直パリティ生成手段と、前記第１の水平
及び垂直パリティと前記第２の水平及び垂直パリティと
に基づいて、前記主データにおける１または２以上の誤
データの存在を検出する誤データ検出手段と、前記検出
手段により１つの誤データの存在が検出された場合に、
前記第１の水平及び垂直パリティと前記第２の水平及び
垂直パリティとに基づいて当該誤データを特定し訂正す
る訂正手段と、前記誤データ検出手段により２つ以上の
誤データの存在が検出された場合に、その旨を示す情報
を出力する出力手段とを備えることを特徴とする。

【００１０】本発明に係る誤データ検出訂正装置におい
て、前記誤データ検出手段は、前記第１の水平パリティ
と前記第２の水平パリティとを比較し、両者の値が不一
致となる組が２つ以上存在するか否かを判定する第１の
判定手段と、前記第１の垂直パリティと前記第２の垂直
パリティとを比較し、両者の値が不一致となる組が２つ
以上存在するか否かを判定する第２の判定手段とを有
し、前記第１及び第２の判定手段の少なくとも一方によ
り、前記不一致となる組が２つ以上存在すると判定され
た場合に、２以上の誤データが存在するものと判断する
ことが好ましい。

【００１１】本発明に係る誤データ検出訂正装置におい
て、前記パリティ付データは、前記主データの全体に関
する全体パリティを含み、前記全体パリティに基づいて
前記第１の水平及び垂直パリティにおける誤りの存在を
検出するパリティ誤り検出手段をさらに備えることが好
ましい。

【００１２】本発明に係る誤データ検出訂正装置におい
て、前記訂正手段は、前記パリティ誤り検出手段により
前記第１の水平及び垂直パリティに誤りが検出されず、
かつ前記誤データ検出手段により前記主データにおける
１つの誤データの存在が検出された場合に、当該誤デー
タを訂正することが好ましい。

【００１３】また、上記改題を解決するため、本発明に
係る第２の誤データ検出訂正装置は、所定ビット数で構
成される主データに対して、第１の水平及び垂直パリテ
ィと、前記主データ全体に関する全体パリティとを付加
したパリティ付データにおける前記主データの誤りを検
出・訂正する誤り検出訂正装置において、前記主データ
より第２の水平及び垂直パリティを生成する水平・垂直
パリティ生成手段と、前記第１の水平及び垂直パリティ
と前記第２の水平及び垂直パリティとに基づいて、前記
主データにおける誤データの存在を検知する誤データ検
出手段と、前記全体パリティに基づいて前記第１の水平
及び垂直パリティにおける誤りの存在を検出するパリテ
ィ誤り検出手段と、前記パリティ誤り検出手段により前
記第１の水平及び垂直パリティに誤りが検出されず、か
つ前記誤データ検出手段により前記主データにおける誤
データの存在が検出された場合に、当該誤データを訂正
する訂正手段とを備えることを特徴とする。

【００１４】また、上記改題を解決するため、本発明に
係る第３の誤データ検出訂正装置は、主データに対して
誤データの検査情報を付加した検査情報付データにおけ
る前記主データの誤りを検出・訂正する誤り検出訂正装
置であって、前記検査情報付データは、前記検査情報の
パリティを含み、前記検査情報のパリティに基づいて前
記検査情報における誤りの存在を検出する検査情報誤り
検出手段と、前記検査情報誤り検出手段により前記検査
情報における誤りの存在が検出されない場合に、前記検
査情報に基づいて前記主データにおける誤データを検出
し、訂正する訂正手段とを備えることを特徴とする。

【００１５】

【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。

【００１６】＜誤データの検出・訂正の原理＞図１は、
本発明の実施の形態における水平・垂直パリティ方式を
説明する図である。本実施の形態においては、３２ビッ
ト幅のデータＤ０〜Ｄ３１を８行４列の２次元空間に仮
想的に配置し、この配置に基づいて水平パリティＨＰＤ
０〜ＨＰＤ７、垂直パリティＶＰＤ０〜ＶＰＤ３、全体
パリティＣが付加される。

【００１７】水平パリティは、水平方向の４個のデータ
のパリティであり、例えば、水平パリティＨＰＤ０は、
データＤ０〜Ｄ３に関するパリティである。垂直パリテ
ィは、垂直方向の８個のデータのパリティであり、例え
ば、垂直パリティＶＰＤ０は、データＤ０，Ｄ４，Ｄ
８，・・・，Ｄ２４，Ｄ２８のパリティである。全体パ
リティＣは、全データ、すなわちＤ０〜Ｄ３１のパリテ
ィである。なお、パリティＣは、ＨＰＤ０〜ＨＰＤ７或
いはＶＰＤ０〜ＶＰＤ３のパリティでもある。

【００１８】本実施の形態において取り扱うデータは、
Ｄ０〜Ｄ３１、ＨＰＤ０〜ＨＰＤ７、ＶＰＤ０〜ＶＰＤ
３、Ｃからなる４５ビット幅のデータであり、これをパ
リティ付データと呼ぶ。このうち、Ｄ０〜Ｄ３１は、デ
ータの処理装置（例えば、ＣＰＵ等）により実際に利用
するデータであり、主データと呼ぶ。また、ＨＰＤ０〜
ＨＰＤ７、ＶＰＤ０〜ＶＰＤ３、Ｃは、誤データを検出
するためのデータであり、冗長データ或いはパリティデ
ータと呼ぶ。なお、全体パリティＣは、パリティ付デー
タのビット幅を小さくするためには付加しないことが望
ましいが、誤データの検出・訂正の信頼性を確保するた
めには付加することが望ましい。

【００１９】本実施の形態においては、１）主データに
単一の誤データが存在する場合には、当該誤データを検
出・訂正し、２）主データに２以上の誤データが存在す
る場合には、当該２以上の誤データを検出し、データ処
理装置に通知する。さらに、３）冗長データに誤りがあ
りか否かを調査し、誤りがある場合には、冗長データに
基づく誤データの検出・訂正を実行しない。

【００２０】以下に、誤データの存在及び誤データの個
数を検出する方法を説明する。

【００２１】先ず、図１において、データＤ１４のみが
誤データであるものと仮定する。この場合、データＤ１
２，Ｄ１３，Ｄ１４（誤データ），Ｄ１５より生成され
る水平パリティＨＰＣ３（不図示）と、冗長データに含
まれる水平パリティＨＰＤ３とが一致しないことにな
る。また、データＤ２，Ｄ６，Ｄ１０，Ｄ１４（誤デー
タ），・・・，Ｄ３０より生成される垂直パリティＶＰ
Ｃ2（不図示）と、冗長データに含まれる垂直パリティ
ＶＰＤ２とが一致しないことになる。

【００２２】上記のように、生成した水平パリティと冗
長データに含まれる水平パリティとが一致しない行を不
一致行、生成した垂直パリティと冗長データに含まれる
垂直パリティとが一致しない列を不一致列という。

【００２３】誤データが１個存在する場合には、不一致
行と不一致列の個数は、夫々１個となる。

【００２４】一方、誤データが２個存在する場合には、
不一致行の個数または不一致列の個数が２個となる。す
なわち、１）同一行上に２個の誤データが存在する場合
（例えば、Ｄ１２とＤ１４）には、不一致行の個数が０
個、不一致列の個数が２個となり、２）同一列上に２個
の誤データが存在する場合（例えば、Ｄ２とＤ１４）に
は、不一致行の個数が２個、不一致列の個数が０個な
り、３）異なる行かつ異なる列に２個の誤データが存在
する場合（例えば、Ｄ０とＤ１４）には、不一致行、不
一致列共に２個となる。

【００２５】さらに、誤データが３個存在する場合に
は、不一致行の個数または不一致列の個数が２以上とな
る（双方が共に１以下になることはない）。

【００２６】ところが、誤データが４個存在する場合で
あって、誤データが方形状に存在する場合（例えば、Ｄ
５，Ｄ７，Ｄ１３，Ｄ１５）には、不一致行、不一致列
共に０となり、誤データの存在を検出することはできな
い。しかしながら、このような組合わせは、極めて希で
あるし、また冗長データの信頼性も疑わしいため、本実
施の形態においては、このような組合わせを想定しな
い。

【００２７】以上の検討より、誤データの有無、或いは
誤データの個数が１個であるか２以上であるかは、不一
致行の個数及び不一致列の個数を調べることにより判断
することができる。すなわち、１）不一致行及び不一致
列の個数が共に０個であれば、誤データは存在しない、
２）不一致行及び不一致列の個数が共に１個であれば、
１個の誤データが存在する、３）不一致行または不一致
列の個数が２以上であれば、２個以上の誤データが存在
する。

【００２８】次に、冗長データの誤りの有無を検出する
方法の一例を説明する。ここでは、冗長データを構成す
る水平パリティＨＰＤ０〜ＨＰＤ７及び垂直パリティＶ
ＰＤ０〜ＶＰＤ３には、夫々２個以上の誤りは存在しな
いものとする。

【００２９】水平パリティＨＰＤ０〜ＨＰＤ７における
誤りは、水平パリティＨＰＤ０〜ＨＰＤ７から生成され
るパリティＨＰＤＰと、冗長データに含まれる全体パリ
ティＣとを比較することにより検出することができる。
前述のように、水平パリティＨＰＤ０〜ＨＰＤ７に誤り
が存在しない場合、全体パリティＣと水平パリティＨＰ
Ｄ０〜ＨＰＤ７とは一致するからである。

【００３０】また、同様に垂直パリティＶＰＤ０〜ＶＰ
Ｄ３における誤りは、垂直パリティＰVＤ０〜ＰVＤ３か
ら生成されるパリティＶＰＤＰと、冗長データに含まれ
る全体パリティＣとを比較することにより検出すること
ができる。

【００３１】＜回路構成＞図２は、本発明の実施の形態
に係るＥＣＣ回路の適用例を示す図である。同図の
（ａ）に示す構成は、メモリ１０とＣＰＵ２０との間に
ＥＣＣ回路１００を備えた一例である。メモリ１０とし
ては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ等が
挙げられる。なお、ＥＣＣ回路１００は、メモリ１０内
に組み込んで用いても良い。一方、同図の（ｂ）に示す
構成は、通信コントローラ３０とＣＰＵ２０との間にＥ
ＣＣ回路１００を備えた一例である。通信コントローラ
は、シリアル通信用のコントローラであっても良いし、
パラレル通信用のコントローラでであっても良い。

【００３２】同図の（ａ）及び（ｂ）の実質的な相違点
は、前者がメモリデバイスへの適用例であり、後者がＩ
Ｏデバイスへの適用例であるということだけである。従
って、ここでは（ａ）に示す構成についてのみ説明す
る。

【００３３】メモリ１０とＥＣＣ回路１００は、双方向
のデータバスＤＭ＜０：４４＞で接続され、ＥＣＣ回路
１００とＣＰＵ２０とは、双方向のデータバスＤＣ＜
０：３１＞で接続されている。メモリ１０及びＥＣＣ回
路１００には、ＣＰＵ２０により制御されるリード信号
／ＲＤ、ライト信号／ＷＲ、アドレス信号ＡＤＲ、メモ
リ／ＩＯデバイスの選択信号ＭＩＯ（実施の態様によ
り、例えば、／ＭＲＥＱ、／ＩＯＲＥＱ等を利用する）
が接続されている。また、メモリ１０には、アドレス信
号ＡＤＲ、メモリ／ＩＯデバイスの選択信号ＭＩＯ等を
デコードして得られるチップイネーブル信号も接続され
ている（不図示）。なお、信号に付した”／”は、ロウ
アクティブであることを示す。

【００３４】ＥＣＣ回路１００は、メモリ１０よりデー
タを読出した際に訂正不能なエラーを発見した場合に、
その旨をＣＰＵ２０に対して割り込み信号ＩＮＴを介し
て通知する。

【００３５】図３は、ＥＣＣ回路２００の詳細構成を示
す回路図である。デコーダ２０１は、ＣＰＵ２０から供
給されるリード信号／ＲＤ、ライト信号／ＷＲ、アドレ
ス信号ＡＤＲ、選択信号ＭＩＯをデコードして、メモリ
１０（または通信コントローラ３０；以下において同
じ）に対するリード要求を示すリード信号／ＲＥＡＤ、
ライト要求を示すライト信号／ＷＲＩＴＥを生成する。

【００３６】バッファ２０２及び２０３は、双方向バッ
ファを構成し、双方向のデータバスＤＣ＜０：３１＞に
接続され、リード信号／ＲＥＡＤにより入力／出力のモ
ードが切り換えられる。具体的には、リード信号／ＲＥ
ＡＤがアクティブ状態の時、すなわち、メモリ１０より
データを読出す時は、ＥＣＣコア回路２００からの出力
データＤＯ＜０：３１＞に基づいてデータバスＤＣ＜
０：３１＞を駆動し、インアクティブ状態の時は、デー
タバスＤＣ＜０：３１＞上の信号を入力する。

【００３７】バッファ２０４及び２０５は、双方向バッ
ファを構成し、双方向のデータバスＤＭ＜０：３１＞に
接続され、ライト信号／ＷＲＩＴＥにより入力／出力の
モードが切り換えられる。具体的には、ライト信号／Ｗ
ＲＩＴＥがアクティブ状態の時、すなわち、メモリ１０
にデータを書込む時は、データバスＤＣ＜０：３１＞を
介してＣＰＵ２０より入力された信号に基づいてデータ
バスＤＭ＜０：３１＞を駆動する（ＣＰＵ２０からの書
込みデータをそのままメモリ１０に供給する）。一方、
ライト信号／ＷＲＩＴＥがインアクティブ状態の時は、
データバスＤＭ＜０：３１＞上の信号を入力する。

【００３８】マルチプレクサ２０８は、リード信号／Ｒ
ＥＡＤがインアクティブ状態の時は、ＣＰＵ２０から供
給される書込みデータ（ＤＣＩ＜０：３１＞）を選択
し、リード信号／ＲＥＡＤがアクティブ状態の時、すな
わち、メモリ１０よりデータを読出す時は、メモリ１０
から供給される読出しデータ（ＤＭＩ＜０：３１＞）を
選択し、ＥＣＣコア回路２００に供給する。

【００３９】バッファ２０６及び２０７は、双方向バッ
ファを構成し、双方向のデータバスＤＭ＜３２：４４
＞、すなわち、パリティ用のデータバスに接続され、ラ
イト信号により入力／出力のモードが切り換えられる。
具体的には、ライト信号／ＷＲＩＴＥがアクティブ状態
の時、すなわち、メモリ１０にデータを書込む時は、Ｅ
ＣＣコア回路２００により生成した水平パリティデータ
ＨＰＣ＜０：７＞、垂直パリティＶＰＣ＜０：３＞及び
全体パリティＴＰを順にＤＭ＜３２：４４＞に割当てて
出力する。一方、ライト信号／ＷＲＩＴＥがインアクテ
ィブ状態の時は、データバスＤＭ＜３１：４４＞上の信
号を入力する。メモリ１０からのデータの読み出しの際
には、データバスＤＭ＜３２：４４＞上には、メモリ１
０より、水平パリティ、垂直パリティ及び全体パリティ
が出力され、これらのデータは双方向バッファにより取
り込まれ、順に水平パリティデータＨＰＤ＜０：７＞、
垂直パリティデータＶＰＤ＜０：３＞及び全体パリティ
Ｃとして、ＥＣＣコア回路２００に供給される。

【００４０】ＥＣＣコア回路２００は、メモリ１０より
供給されるパリティデータに基づいて、誤データを検出
し、当該誤データを訂正可能な場合（単一の誤データが
存在する場合）には、当該誤データを訂正し、訂正不能
な場合（２つ以上の誤データが存在する場合）には、二
重エラー検出信号ＤＥをアクティブレベルにする。割り
込み信号ＩＮＴは、二重エラー検出信号ＤＥに基づいて
駆動され、二重エラーの発生をＣＰＵ２０に通知する。

【００４１】図４は、ＥＣＣコア回路２００の構成例を
示す回路図である。水平パリティ生成回路３０１は、入
力データＤＩ＜０：３１＞より水平パリティデータＨＰ
Ｃ＜０：７＞を生成する。例えば、ＨＰＣ＜０＞は、Ｄ
Ｉ＜０＞，ＤＩ＜１＞，ＤＩ＜２＞，ＤＩ＜３＞のパリ
ティデータである。なお、メモリ１０への書込み時は、
ここで生成されたＨＰＣ＜０：７＞がデータバスＤＭ＜
３２：３９＞を介してメモリ１０に供給される。

【００４２】垂直パリティ生成回路３０２は、ＤＩ＜
０：３１＞より垂直パリティデータＶＰＣ＜０：３＞を
生成する。例えば、ＶＰＣＣ＜０＞は、ＤＩ＜０＞，Ｄ
Ｉ＜４＞，ＤＩ＜８＞，・・・，ＤＩ＜２８＞のパリテ
ィデータである。なお、メモリ１０への書込み時は、こ
こで生成されたＶＰＣ＜０：３＞がデータバスＤＭ＜４
０：４３＞を介してメモリ１０に供給される。

【００４３】水平パリティ比較回路３０３は、メモリ１
０からのデータの読出し時において、水平パリティデー
タＨＰＣ＜０：７＞と冗長データに含まれる水平パリテ
ィデータＨＰＤ＜０：７＞（データバスＤＭ＜３２：３
９＞を介して供給される）とをビット毎に比較し、比較
結果として不一致行信号ＨＵＭ＜０：７＞を生成する。

【００４４】垂直パリティ比較回路３０４は、メモリ１
０からのデータの読出し時において、垂直パリティデー
タＶＰＣ＜０：３＞と冗長データに含まれる垂直パリテ
ィデータＶＰＤ＜０：３＞（データバスＤＭ＜４０：４
３＞を介して供給される）とをビット毎に比較し、比較
結果として不一致列信号ＶＵＭ＜０：３＞を生成する。

【００４５】エラー判定回路３０６は、メモリ１０から
のデータの読出し時において、不一致行信号ＨＵＭ＜
０：７＞、不一致列信号ＶＵＭ＜０：３＞、冗長データ
に含まれる水平パリティデータＨＰＤ＜０：７＞、垂直
パリティデータＶＰＤ＜０：３＞及び全体パリティデー
タＣ（データバスＤＭ＜４４＞を介して供給される）に
基づいて、単一の誤データの存在または２個以上の誤デ
ータの存在を検出し、夫々検出信号ＳＥまたは検出信号
ＤＥを介して出力する。

【００４６】また、エラー判定回路３０６は、メモリ１
０へのデータの書込み時において、水平パリティ生成回
路３０１により生成された垂直パリティデータＶＰＣ＜
０：３＞に基づいて、全体パリティＴＰを生成し、これ
をデータバスＤＭ＜４４＞を介してメモリ１０に供給す
る。

【００４７】エラー位置特定回路３０５は、単一の誤デ
ータが存在することを検出信号ＳＥにより通知された場
合に、不一致行信号ＨＵＭ＜０：７＞及び不一致列信号
ＶＵＭ＜０：３＞に基づいて当該誤データの位置を特定
し、その結果をデータ反転信号ＩＮＶ＜０：３１＞を介
してエラー訂正回路３０７に供給する。

【００４８】エラー訂正回路３０７は、メモリ１０から
のデータの読出し時において、データ反転信号ＩＮＶ＜
０：３１＞に基づいて、ＤＩ＜０：３１＞、すなわち、
データバスＤＭ＜０：３１＞を介して供給されるデータ
を訂正する。

【００４９】図５は、水平パリティ生成回路３０１の構
成例を示す回路図である。この構成例は、２段のＥＯＲ
回路により、各行に含まれる４個のデータ（例えば、Ｄ
Ｉ＜０＞〜ＤＩ＜４＞）のパリティを夫々算出するもの
である。

【００５０】図６は、垂直パリティ生成回路３０２の構
成例を示す回路図である。この構成例は、３段のＥＯＲ
回路により、各列に含まれる８個のデータ（例えば、Ｄ
Ｉ＜０＞，ＤＩ＜４＞，ＤＩ＜８＞，・・・，ＤＩ＜２
８＞）のパリティを夫々算出するものである。

【００５１】図７は、水平パリティ比較回路３０３の構
成例を示す回路図である。この回路は、水平パリティ生
成回路３０１により生成された水平パリティデータＨＰ
Ｃ＜０：７＞と冗長データに含まれる水平パリティデー
タＨＰＤ＜０：７＞とを、ＥＯＲ回路によりビット毎に
比較し、両データが不一致であれば、”１”、一致して
いれば”０”を出力する。

【００５２】図８は、垂直パリティ比較回路３０４の構
成例を示す回路図である。この回路は、垂直パリティ生
成回路３０２により生成された垂直パリティデータＶＰ
Ｃ＜０：３＞と冗長データに含まれる垂直パリティデー
タＶＰＤ＜０：３＞とを、ＥＯＲ回路によりビット毎に
比較し、両データが不一致であれば、”１”、一致して
いれば”０”を出力する。

【００５３】図９は、エラー判定回路３０６の構成例を
示す回路図である。全体パリティ生成回路９０１は、メ
モリ１０に対するデータの書込み時において、ＶＰＣ＜
０：３＞に基づいて全体パリティＴＰを生成する。この
全体パリティＴＰは、データバスＤＭ＜４４＞を介して
メモリ１０に供給される。なお、冗長データ数を削減す
る場合、すなわち、全体パリティを付加しない場合に
は、この全体パリティ生成回路９０１は、不要である。

【００５４】パリティエラー検出回路９０１は、メモリ
１０からのデータの読出し時において、冗長データに含
まれる水平パリティデータＨＰＤ＜０：７＞、垂直パリ
ティデータＶＰＤ＜０：３＞及び全体パリティＣに基づ
いて、水平パリティデータＨＰＤ＜０：７＞及び垂直パ
リティデータＶＰＤ＜０：３＞におけるエラーの存在を
検出し、エラー検出信号ＰＥを介して単一エラー検出回
路９０３に通知する。

【００５５】単一エラー検出回路９０３は、メモリ１０
からのデータの読出し時において、水平パリティデータ
ＨＰＤ＜０：７＞及び垂直パリティデータＶＰＤ＜０：
３＞にエラーが存在しない場合に、すなわち、エラー検
出信号ＰＥがロウレベルである場合に、不一致行信号Ｈ
ＵＭ＜０：７＞及び不一致列信号ＶＵＭ＜０：３＞に基
づいて、単一の誤データの存在を検出し、その結果を単
一エラー検出信号ＳＥ上に出力する。

【００５６】二重エラー検出回路９０４は、メモリ１０
からのデータの読出し時において、不一致行検出信号Ｈ
ＵＭ＜０：７＞及び不一致列検出信号ＶＵＭ＜０：３＞
に基づいて、２以上の誤データの存在を検出し、その結
果を二重エラー検出信号ＤＥ上に出力する。

【００５７】図１０は、全体パリティ生成回路９０１の
構成例を示す回路図である。この回路は、２段のＥＯＲ
回路により構成され、メモリ１０からのデータの読み出
し時において、垂直パリティデータＶＰＣ＜０＞〜ＶＰ
Ｃ＜３＞のパリティを算出することにより、データＤＩ
＜０＞〜ＤＩ＜３１＞の全体パリティを算出し、全体パ
リティ信号ＴＰ上に出力する。

【００５８】図１１は、パリティエラー検出回路９０２
の構成例を示す回路図である。メモリ１０からのデータ
の読み出し時において、冗長データに含まれる水平パリ
ティデータＨＰＤ＜０＞〜ＨＰＤ＜７＞のパリティＨＰ
ＤＰを算出し、これと冗長データに含まれる全体パリテ
ィＣとを比較すると共に、冗長データに含まれる垂直パ
リティデータＶＰＤ＜０＞〜ＶＰＤ＜３＞のパリティＶ
ＰＤＰを算出し、これと全体パリティＣとを比較する。
水平パリティエラー検出信号ＨＰＥＤＥＴは、前者の比
較結果を示し、垂直パリティエラー検出信号ＶＰＥＤＥ
Ｔは、後者の比較結果を示す。

【００５９】パリティエラー検出信号ＰＥは、水平パリ
ティエラー検出信号ＨＰＥＤＥＴと垂直パリティエラー
検出信号ＶＰＥＤＥＴとの論理和で与えられる。すなわ
ち、パリティエラー検出信号ＰＥは、水平パリティデー
タＨＰＤ＜０：７＞または垂直パリティデータＶＰＤ＜
０：３＞のいずれかにエラーが存在する場合に、ハイレ
ベルになる。

【００６０】図１２は、単一エラー検出回路９０３の構
成例を示す回路図である。単一エラー検出回路９０３
は、パリティエラーが存在しない場合、すなわち、パリ
ティエラー検出信号ＰＥがローレベルの場合に、不一致
行及び不一致列が夫々１個ずつ存在することを検出す
る。より具体的には、不一致行信号ＨＵＭ＜０＞〜ＨＵ
Ｍ＜７＞のいずれか１つのみがロウレベルであり、か
つ、不一致列信号ＶＵＭ＜０＞〜ＶＵＭ＜３＞のいずれ
か１つのみがロウレベルであること調べることにより、
単一の誤データの存在を検出し、その結果を単一エラー
検出信号ＳＥ上に出力する。

【００６１】図１３は、単一エラー検出回路の他の構成
例を示す回路図である。この回路を適用する場合は、メ
モリ１０からのデータの読み出し時においても、全体パ
リティ生成回路９０１により全体パリティＴＰを生成す
る。

【００６２】この構成例においては、全体パリティＴＰ
と、パリティエラー検出回路９０２において生成される
パリティＨＰＤＰ、ＶＰＤＰ、冗長データに含まれる全
体パリティＣを夫々比較し、比較結果を示す水平パリテ
ィエラー信号ＨＰＥ、垂直パリティエラー信号ＶＰＥ及
び全体パリティエラー信号ＴＰＥを夫々生成する。そし
て、水平パリティエラー信号ＨＰＥ、垂直パリティエラ
ー信号ＶＰＥ及び全体パリティエラー信号ＴＰＥの３つ
の信号の全てが不一致であることを示している場合（Ｔ
Ｐ≠ＨＰＤＰかつＴＰ≠ＶＰＤＰかつＴＰ≠Ｃ）に、単
一のエラーが存在すると判断する。この場合も、不一致
行及び不一致列が共に１つ存在し、かつ水平・垂直パリ
ティデータにエラーが存在しないことを認識することが
できる。

【００６３】図１４は、二重エラー検出回路９０４の構
成例を示す回路図である。前述のように、２以上の誤デ
ータが存在する場合は、不一致行または不一致列の個数
が２以上となる。そこで、不一致行信号ＨＵＭ＜０＞〜
ＨＵＭ＜７＞の８ビットから２ビットを選択して得られ
る全組合せ（２８組）の中で、共にハイレベル（不一致
行であることを示す）となる組合わせが１つでも存在す
るか、或いは、不一致列信号ＶＵＭ＜０＞〜ＶＵＭ＜３
＞の４ビットから２ビットを選択して得られる全組合わ
せ（６組）の中で、共にハイレベルとなる組合わせが１
つでも存在する場合に、２以上の誤データが存在すると
判断することができる。二重エラー検出回路９０４は、
２以上の誤データの存在が検出すると、その結果を二重
エラー検出信号ＤＥ上に出力する。

【００６４】図１５は、単一の誤データが存在する場
合、すなわち単一エラー検出信号ＳＥがハイレベル状態
の場合のエラー位置特定回路３０５の動作例を示す真理
値表である。単一の誤データの存在が検出された場合に
は、誤データの訂正が可能である。そこで、エラー位置
特定回路３０５は、パリティ付データを図１の如く配置
した場合において、不一致行信号ＨＵＭ＜０：７＞が示
す不一致行及び不一致列信号ＶＵＭ＜０：３＞が示す不
一致列の交点を特定することにより、誤データの位置を
特定する。誤データの位置（ビット）は、反転信号ＩＮ
Ｖ＜０：３１＞により示される。すなわち、反転信号Ｉ
ＮＶ＜０：３１＞のうち、ハイレベルに駆動されるビッ
トが誤データの位置を示す。なお、単一エラー検出信号
ＳＥがロウレベルの場合は、反転信号ＩＮＶ＜０：３１
＞の全ビットがロウレベルに駆動される。

【００６５】図１６は、エラー訂正回路３０７の構成例
を示す回路図である。この構成例は、メモリ１０からの
データの読出し時において、反転信号ＩＮＶ＜０：３１
＞とＤＩ＜０：３１＞とのビット毎の排他的論理和演算
により誤データを訂正する。すなわち、ＩＮＶ＜０：３
１＞のうちハイレベルに駆動されたビット（誤データの
ビット）は、ＤＩ＜０：３１＞のうち対応するビットの
値を反転させ、これにより、誤データを訂正することが
できる。

【００６６】以上のように、本実施の形態に拠れば、２
以上の誤データの存在を検出して、データ処理装置（例
えば、ＣＰＵ）に通知することができる。また、水平・
垂直パリティのエラーの有無を全体パリティにより確認
するため、エラー検出・訂正の精度が向上する。従っ
て、システム全体の信頼性を向上させることができる。

【００６７】次に、ＥＣＣ回路１００の動作をテストす
る方法を説明する。図１７は、ＥＣＣ回路１００のテス
トシステムの構成例を示すブロック図である。このテス
トシステムは、メモリ１０をテスト回路４０に置換え、
テスト回路４０に対して、ＣＰＵ２０から直接データを
書込めるようにしたものである。

【００６８】テスト回路４０は、主データを格納するた
めの主データレジスタ４１、冗長データを格納するため
の冗長データレジスタ４２及びＩＯ空間のアドレスをデ
コードするためのデコーダ４３を備えている。

【００６９】図１８は、テスト時のＣＰＵ２０の動作例
を示すフローチャートである。

【００７０】ＥＣＣ回路１００のテストに際して、ＣＰ
Ｕ２０は、先ず、テスト用主データ及びテスト用冗長デ
ータを生成する（Ｓ１０１、Ｓ１０２）。次いで、ＣＰ
Ｕ２０は、主データレジスタ４１のＩＯアドレスを指定
して、テスト用主データを書き込む（Ｓ１０３）。次い
で、ＣＰＵ２０は、冗長データレジスタ４２のＩＯアド
レスを指定して、テスト用データに対応するテスト用冗
長データを書込む（Ｓ１０４）。

【００７１】次いで、ＣＰＵ２０は、ＥＣＣ回路１００
を介してテスト回路４０よりデータを読出す（Ｓ１０
５）。テスト回路４０は、ＣＰＵ２０より読出し要求を
受けると、主データをデータバスＤＭ＜０：３１＞に割
当て、冗長データをデータバスＤＭ＜３２：４４＞に割
当てて、データを出力する。

【００７２】次いで、ＣＰＵ２０は、Ｓ１０５において
ＥＣＣ１００を介して供給されたデータの内容と、ステ
ップＳ１０３及びＳ１０４においてテスト回路に書込ん
だデータの内容とを比較して、ＥＣＣ回路１００の動作
を確認する。ステップＳ１０１〜Ｓ１０６のテストは、
主データ及び冗長データの全組合わせに関して行うこと
が好ましい。テスト回路４０に書込むデータを更新して
テストを続行する場合には、Ｓ１０１に戻る（Ｓ１０
７）。

【００７３】以上のように、上記のテストシステムに拠
れば、ＥＣＣ回路１００の動作を簡易に評価することが
できる。

【００７４】なお、本発明は、上記の特定の実施の形態
に限定されず、種々の変形が可能である。

【００７５】

【発明の効果】本発明に拠れば、誤データ検出訂正装置
の信頼性を向上させることができる。

【００７６】

【図面の簡単な説明】

【図１】本発明の実施の形態における水平・垂直パリテ
ィ方式を説明するための図である。

【図２】本発明の実施の形態に係るＥＣＣ回路の適用例
を示す図である。

【図３】ＥＣＣ回路の詳細構成を示す回路図である。

【図４】ＥＣＣコア回路の構成例を示す回路図である。

【図５】水平パリティ生成回路の構成例を示す回路図で
ある。

【図６】垂直パリティ生成回路の構成例を示す回路図で
ある。

【図７】水平パリティ比較回路の構成例を示す回路図で
ある。

【図８】垂直パリティ比較回路の構成例を示す回路図で
ある。

【図９】エラー判定回路の構成例を示す回路図である。

【図１０】全体パリティ生成回路の構成例を示す回路図
である。

【図１１】パリティエラー検出回路の構成例を示す回路
図である。

【図１２】単一エラー検出回路の構成例を示す回路図で
ある。

【図１３】単一エラー検出回路の他の構成例を示す回路
図である。

【図１４】二重エラー検出回路の構成例を示す回路図で
ある。

【図１５】単一エラー検出信号ＳＥがロウレベルの時の
エラー位置特定回路の動作例を示す真理値表である。

【図１６】エラー訂正回路の構成例を示す回路図であ
る。

【図１７】ＥＣＣ回路のテストシステムの一例を示すブ
ロック図である。

【図１８】テスト時のＣＰＵの動作例を示すフローチャ
ートである。

【符号の説明】

ＤＭ＜０：３１＞主データ用の双方向データバスＤＭ＜３２：４４＞冗長データ用の双方向データバスＤＣ＜０：３１＞双方向データバス／ＲＤリード信号／ＷＲライト信号ＡＤＲアドレス信号ＭＩＯメモリ／ＩＯデバイスの選択信号／ＲＥＡＤリード信号／ＷＲＩＴＥライト信号ＤＯ＜０：３１＞出力データＤＩ＜０：３１＞入力データＤＣＩ＜０：３１＞書込みデータＤＭＩ＜０：３１＞読出しデータＨＰＣ＜０：７＞水平パリティデータ（読出し時に生
成）ＶＰＣ＜０：３＞垂直パリティデータ（読出し時に生
成）ＴＰ全体パリティ（読出し時、書込み時に生成）ＨＰＤ＜０：７＞水平パリティデータ（書込み時に生
成）ＶＰＤ＜０：３＞垂直パリティデータ（書込み時に生
成）Ｃ全体パリティ全体パリティ（メモリに格納された
全体パリティ）ＳＥ単一エラー検出信号ＤＥ二重エラー検出信号ＩＮＴ割り込み信号ＨＵＭ＜０：７＞不一致行信号ＶＵＭ＜０：３＞不一致列信号ＩＮＶ＜０：３１＞反転信号ＨＰＤＰＨＰＤ＜０：７＞のパリティＶＰＤＰＶＤＰ＜０：３＞のパリティＨＰＥＤＥＴ水平パリティエラー検出信号ＶＰＥＤＥＴ垂直パリティエラー検出信号ＨＰＥ水平パリティエラー信号ＶＰＥ垂直パリティエラー信号ＴＰＥ全体パリティエラー信号１０メモリ２０ＣＰＵ３０通信コントローラ４０テスト回路４１主データレジスタ４２冗長データレジスタ４３デコーダ１００ＥＣＣ回路２００ＥＣＣコア回路２０１デコーダ２０２〜２０７バッファ２０８マルチプレクサ２０９〜２１３バッファ３０１水平パリティ生成回路３０２垂直パリティ生成回路３０３水平パリティ比較回路３０４垂直パリティ比較回路３０５エラー位置特定回路３０６エラー判定回路３０７エラー訂正回路

Claims

【特許請求の範囲】

【請求項１】所定ビット数で構成される主データに対
して第１の水平及び垂直パリティを付加したパリティ付
データにおける前記主データの誤りを検出・訂正する誤
データ検出訂正装置であって、前記主データより第２の水平及び垂直パリティを生成す
る水平・垂直パリティ生成手段と、前記第１の水平及び垂直パリティと前記第２の水平及び
垂直パリティとに基づいて、前記主データにおける１ま
たは２以上の誤データの存在を検出する誤データ検出手
段と、前記検出手段により１つの誤データの存在が検出された
場合に、前記第１の水平及び垂直パリティと前記第２の
水平及び垂直パリティとに基づいて当該誤データを特定
し訂正する訂正手段と、前記誤データ検出手段により２つ以上の誤データの存在
が検出された場合に、その旨を示す情報を出力する出力
手段と、を備えることを特徴とする誤り検出訂正装置。
【請求項２】前記誤データ検出手段は、前記第１の水平パリティと前記第２の水平パリティとを
比較し、両者の値が不一致となる組が２つ以上存在する
か否かを判定する第１の判定手段と、前記第１の垂直パリティと前記第２の垂直パリティとを
比較し、両者の値が不一致となる組が２つ以上存在する
か否かを判定する第２の判定手段と、を有し、前記第１及び第２の判定手段の少なくとも一方
により、前記不一致となる組が２つ以上存在すると判定
された場合に、２以上の誤データが存在するものと判断
することを特徴とする請求項１に記載の誤り検出訂正装
置。
【請求項３】前記パリティ付データは、前記主データ
の全体に関する全体パリティを含み、前記全体パリティに基づいて前記第１の水平及び垂直パ
リティにおける誤りの存在を検出するパリティ誤り検出
手段をさらに備えることを特徴とする請求項１に記載の
誤り検出訂正装置。
【請求項４】前記訂正手段は、前記パリティ誤り検出
手段により前記第１の水平及び垂直パリティに誤りが検
出されず、かつ前記誤データ検出手段により前記主デー
タにおける１つの誤データの存在が検出された場合に、
当該誤データを訂正することを特徴とする請求項３に記
載の誤り検出訂正装置。
【請求項５】所定ビット数で構成される主データに対
して、第１の水平及び垂直パリティと、前記主データ全
体に関する全体パリティとを付加したパリティ付データ
における前記主データの誤りを検出・訂正する誤り検出
訂正装置であって、前記主データより第２の水平及び垂直パリティを生成す
る水平・垂直パリティ生成手段と、前記第１の水平及び垂直パリティと前記第２の水平及び
垂直パリティとに基づいて、前記主データにおける誤デ
ータの存在を検知する誤データ検出手段と、前記全体パリティに基づいて前記第１の水平及び垂直パ
リティにおける誤りの存在を検出するパリティ誤り検出
手段と、前記パリティ誤り検出手段により前記第１の水平及び垂
直パリティに誤りが検出されず、かつ前記誤データ検出
手段により前記主データにおける誤データの存在が検出
された場合に、当該誤データを訂正する訂正手段と、を備えることを特徴とする誤り検出訂正装置。
【請求項６】主データに対して誤データの検査情報を
付加した検査情報付データにおける前記主データの誤り
を検出・訂正する誤り検出訂正装置であって、前記検査
情報付データは、前記検査情報のパリティを含み、前記検査情報のパリティに基づいて前記検査情報におけ
る誤りの存在を検出する検査情報誤り検出手段と、前記検査情報誤り検出手段により前記検査情報における
誤りの存在が検出されない場合に、前記検査情報に基づ
いて前記主データにおける誤データを検出し、訂正する
訂正手段と、を備えることを特徴とする誤り検出訂正装置。