JPH04112574A - マスタスライス集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタスライス集積回路の製造方法に関し、マ
スタウェハで入出力数とゲート数を決めることを必要と
しない敷き詰め方式によるマスタスライス集積回路の製
造方法に関するものである。

〔従来の技術〕

従来の敷き詰め方式によるマスタスライス集積回路（マ
スタスライスＬＳ　Ｉ）は、チップ周辺に入出力バッド
、入力保護回路及び人出力バッファを配置し、その内部
にトランジスタと抵抗等がら成るセルを敷き詰めた構成
になっていた。

第５図に、従来の敷き詰め方式によるマスタスライスＬ
ＳＩを示す。

同図においては、チップ周辺に入出力バッド４と入力保
護回路・人出力バッファ５を配置し、その内部にセル２
を敷き詰める構成をとっている。

スライス工程の際、そのマスタチップ上で内部セル２を
論理ゲート及び配線領域として使用し、入出力バッド４
と入力保護回路・人出力バッファ５を配線することによ
り所望の論理ＬＳＩを実現する。

〔発明が解決しようとする課題〕

従来のマスタスライスＬＳＩは以上のように構成されて
いるので、マスタチップ固有の入出力数と内部セル数の
範囲内の回路しか構成できず、また回路の構成によって
は入出力パッド４．入力保護回路・入出力バッファ５と
内部セル２のいずれか一方、もしくは両方か未使用のま
ま無駄になるという問題かあった。

また、このようなマスタスライスＬＳＩを用いて任意に
入出力数と論理ゲート数を有する回路を実現するには、
マスタチップの未使用の部分を少な（するため、規模の
異なる入力出力数とセル数を有するマスタチップを配置
したマスタウェハを数種類用意する必要があった。

本発明はこのような問題を解消するためになされたもの
で、トランジスタと抵抗等から成るセルで形成されたマ
スタウェハが、任意の回路規模に共通化できるマスタス
ライス集積回路の製造方法を得ることを目的とする。

〔課題を解決するための手段〕

本発明に係るマスタスライス集積回路の製造方法は、ウ
ェハ上に適当なサイズの矩形領域をダイシングラインを
用いて形成し、この矩形領域内部にはトランジスタ　抵
抗等の素子からなるセルを敷き詰め、スライス設計段階
で回路の入出力数とゲート数に適したチップサイズにな
るように矩形領域を複数個用いセルを配線するものであ
る。

〔作用〕

本発明におけるマスタスライス集積回路の製造方法は、
ウェハ上に適当なサイズの矩形領域をダイシングライン
を用いて形成し、内部にトランジスタ、抵抗等の素子か
らなるセルを敷き詰めたこの矩形領域を複数個用いて配
線したので、論理ゲート数及び入出力数に応じた任意の
適切なチップサイズで共通のマスタウェハ上に設計可能
となる。

〔実施例〕

以下、本発明の一実施例によるマスタスライス集積回路
の製造方法を第１図から第４図について説明する。

第１図、第２図は、本発明の第１の実施例によるマスタ
スライス集積回路の製造方法を示したものであり、第１
図はマスタウェハの一部を、また第２図は、第１図の矩
形領域３を複数個用いてセルを配線した様子を示してい
る。

これらの図において、１はダイシングライン、２はトラ
ンジスタと抵抗等から構成されるセル、３は矩形領域、
４はセル上に形成した入出力パッドであり、チップ内部
のダイシングラインｌは電源配線領域として、またセル
２は入力保護回路。

人出力バッファ、内部回路及び配線領域として用いられ
ている。

次に製造プロセスについて説明する。

まず、第１図に示すようにダイシングライン１を用いて
矩形領域３を形成し、この矩形領域３内にトランジスタ
と抵抗等から構成されるセル２を全面に敷き詰める。

次に、所望の回路をマスタスライスＬＳＩにより実現す
る場合は、このようなセル２を全面に敷き詰めた矩形領
域３を全面に形成したマスタウェハ上において、第２図
に示すようにその矩形領域３を複数個用いセル２上を配
線することにより、任意の規模の論理回路及び任意の入
出力数の入出力パッド４．入力保護回路２人出力バッフ
ァを適切なセル数即ち適切な面積、換言すれば適切なチ
ップサイズに形成する。

その結果任意の論理ゲート数と入出力数のチップサイズ
のＬＳＩかスライス段階で設計可能となる。

更に、第３図及び第４図は本発明の第２．第３の実施例
によるマスタスライス集積回路の製造方法を示しており
、第３図のマスタスライスＬＳＩは第２図のマスタスラ
イスＬＳＩに比較し入出力数の小さい場合であり、第４
図のマスタスライスＬＳＩは第２図のマスタスライスＬ
ＳＩに比較し論理ゲート数の大きい場合である。

このように回路の入出力数或いは論理ゲート数か異なる
場合も、上記第１の実施例と同様の方法により共通のマ
スタウェハで容易に設計可能である。

以上、上記実施例では入出力パッドを用いた場合につい
て説明したが、これはフリップチップ用のバンプであっ
てもよく、この場合にも同様の効果を奏する。

また、前記実施例ではセル内の構造について説明しなか
ったか、セルを構成するトランジスタはバイポーラトラ
ンジスタ、ＭＯＳトランジスタのいずれか一方或いは両
方で構成することが出来る。

なお、セルを構成する抵抗も同様に、拡散層抵抗、ポリ
シリコン抵抗のいずれか一方或いは両方で構成すること
かできる。

〔発明の効果〕

以上のように、本発明はダイシングラインで形成され、
内部にセルを敷き詰めた矩形領域を形成し、更にセル上
を配線することにより入出力パッド、入力保護回路及び
人出力バッファを設けるようにしたので、スライス設計
段階で任意にＬＳＩの規模を決定することかできる効果
がある。

また全てのマスタスライスＬＳＩについてマスタウェハ
は１種類用意すればよく、製造コストを安価にてきると
いう効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるマスタスライス集
積回路の製造方法における、ダイシングラインで形成さ
れたセルを敷き詰めた矩形領域を全面に形成したウェハ
の一部分を示すパターン図、第２図、第３図及び第４図
は本発明の第１．第２及び第３の実施例によるマスタス
ライス集積回路の製造方法により得られるマスタスライ
スＬＳＩチップを示すパターン図、第５図は従来の敷き
詰め方式によるマスタスライスＬＳＩで実現されたマス
タスライスＬＳＩチップを示すパターン図である。 図において、１はダイシングライン、２はセル、３は矩
形領域、４は入出力パッドである。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）マスタウェハ上に、ダイシングラインを用いて適
   当なサイズの複数の矩形領域を形成し、該複数の矩形領
   域内部に、トランジスタ、抵抗等の素子から成るセルを
   全面に敷き詰めるマスタ工程と、 前記セルを敷き詰めた矩形領域を複数個用い、回路の入
   出力数とゲート数に適したチップサイズになるようにセ
   ルを相互に配線するスライス工程とを含むことを特徴と
   するマスタスライス集積回路の製造方法。