JPS59197151A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59197151A JPS59197151A JP58069972A JP6997283A JPS59197151A JP S59197151 A JPS59197151 A JP S59197151A JP 58069972 A JP58069972 A JP 58069972A JP 6997283 A JP6997283 A JP 6997283A JP S59197151 A JPS59197151 A JP S59197151A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- basic
- fundamental
- integrated circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マスタースライス方式を用いた集積回路装置
の構成方法に関するものである。
の構成方法に関するものである。
最近の泉ｔＪｚ回路の開発では、設計から製品化丑での
時間の短、縮が必要条件の１つになっており、その１手
法として、マスク−スライス方式があるＱこの方法は、
あらかじめ、シリコンウエノ・上に、能受動素子を作成
しておくマスタ一工程と、集積回路装置を実現するため
にそれらの能動及び受動素子に金属配線をほどこす配線
工程とに、分離するものであり、マスタ工程で製作した
汎用のマスタウェハを配線工程で、個々の目的に応じた
集積回路を作る方式である。
時間の短、縮が必要条件の１つになっており、その１手
法として、マスク−スライス方式があるＱこの方法は、
あらかじめ、シリコンウエノ・上に、能受動素子を作成
しておくマスタ一工程と、集積回路装置を実現するため
にそれらの能動及び受動素子に金属配線をほどこす配線
工程とに、分離するものであり、マスタ工程で製作した
汎用のマスタウェハを配線工程で、個々の目的に応じた
集積回路を作る方式である。
このマスタースライス方式を用した集積回路装置に、ゲ
ートアレイがあり、これはチップ上に、基本単位素子が
、アレイ状に並んだ構成で、それらを計算機システム及
び入手により、配線設計を行うことで結合し、回路全実
現している。
ートアレイがあり、これはチップ上に、基本単位素子が
、アレイ状に並んだ構成で、それらを計算機システム及
び入手により、配線設計を行うことで結合し、回路全実
現している。
今まで、ゲートアレイを設計、製作する際には第１図に
示した様に、基本単位素子がアレイ状にならんだ基本素
子列３、入出力回路用素子２、が形成されているマスタ
一工程まで終了したチップの上に、金属配線を行い回路
を構成している◇このようなマスターチップの構成でに
、設計される集積回路装置の規模に応じて各種のマスタ
ーウェハを用意しなければ、ならないし、かつ大規模な
集積回路を実現する場合に、基本単位素子αの多いマス
ターチップを用いると計算機システム負担が大きくなっ
てし貰う。
示した様に、基本単位素子がアレイ状にならんだ基本素
子列３、入出力回路用素子２、が形成されているマスタ
一工程まで終了したチップの上に、金属配線を行い回路
を構成している◇このようなマスターチップの構成でに
、設計される集積回路装置の規模に応じて各種のマスタ
ーウェハを用意しなければ、ならないし、かつ大規模な
集積回路を実現する場合に、基本単位素子αの多いマス
ターチップを用いると計算機システム負担が大きくなっ
てし貰う。
本発明は、以上のような不都合を解決するために、従来
技術を改良したもので、あらかじめ準備しておくマスタ
一工程を終了したウェハば、１種の〃で、作ろうとする
集積回路の規模に応じて、１つあるいは複数の基本チッ
プ全周いることで集積回路を実現する。
技術を改良したもので、あらかじめ準備しておくマスタ
一工程を終了したウェハば、１種の〃で、作ろうとする
集積回路の規模に応じて、１つあるいは複数の基本チッ
プ全周いることで集積回路を実現する。
また、複数の基本チップを用いる大規模な集積回路を構
成する際には、階層的な配線方法を用いて計算機システ
ムの負担を軽減できることを目的と１７でいる。
成する際には、階層的な配線方法を用いて計算機システ
ムの負担を軽減できることを目的と１７でいる。
本発明は、第２図に示したようＶＣ：
１、基本単位素子列、３や人出回路用素子、２等の能動
素子と、そのチップ内での配線エリアのみを含んだ基本
チップ、５と ２バツド自己ｉ筺エリア及びスクライブラインあるいは
基本チップ間の配線エリアになりつる基本チップ分離領
域、４ との２つよりなるマスターウェハの構成方法である。
素子と、そのチップ内での配線エリアのみを含んだ基本
チップ、５と ２バツド自己ｉ筺エリア及びスクライブラインあるいは
基本チップ間の配線エリアになりつる基本チップ分離領
域、４ との２つよりなるマスターウェハの構成方法である。
したがって、１つの基本チップ内の素子数で充分な小規
模な集積回路を実現する時にに、配線工程の設計時に、
チップ分離領域に、パッドとスクライプラインを配置す
る。また、複数の基本チップにわたる大規模集瑣回路を
構成する場合には、チップ分離領域の一部を配線エリア
として使用しそれぞれの基本チップ上に実現された回路
の結合に利用でき、一番外側の分離領域のみパッドとス
クライプラインが配置される。
模な集積回路を実現する時にに、配線工程の設計時に、
チップ分離領域に、パッドとスクライプラインを配置す
る。また、複数の基本チップにわたる大規模集瑣回路を
構成する場合には、チップ分離領域の一部を配線エリア
として使用しそれぞれの基本チップ上に実現された回路
の結合に利用でき、一番外側の分離領域のみパッドとス
クライプラインが配置される。
本発明のマスターウェハーの構成方法音用いると従来基
本素子数の違いによって、あらかじめ準備されていた数
種類のマスターウェハーを、一種のみにでき、管理が容
易になる。
本素子数の違いによって、あらかじめ準備されていた数
種類のマスターウェハーを、一種のみにでき、管理が容
易になる。
甘た、大規模な集積回路を実現する際に、従来の基本素
子数の大きいマスターを用いると、回路規模の増大に伴
い、配線のための計算機システムの負担が大きくなる。
子数の大きいマスターを用いると、回路規模の増大に伴
い、配線のための計算機システムの負担が大きくなる。
しかしながら、本発明では基本チップ内の配線と分離領
域内の配線を分けて言１９機システムを用いる事により
、負担を軽くすることが可能となる□ 〔発明の実施例〕 第２図に示した様な基本チップと、その分離領域とから
成るマスターウェハを用いて集積回路を構成する際ＩＣ
，設計する集積回路装置の規模によって、基本チップ全
１個あるいは複数個使用し、回路システム全作りあげる
事が可能である。
域内の配線を分けて言１９機システムを用いる事により
、負担を軽くすることが可能となる□ 〔発明の実施例〕 第２図に示した様な基本チップと、その分離領域とから
成るマスターウェハを用いて集積回路を構成する際ＩＣ
，設計する集積回路装置の規模によって、基本チップ全
１個あるいは複数個使用し、回路システム全作りあげる
事が可能である。
まず比較的小規模で、１つの基本チップ内に実現可能な
システムの場合は、計算機を用いる配線工程において基
本チップ内に、基本単位素子を結線（−８設計、した回
路を構成し、それと同時に分離領域内に、パッド１とス
クライブライン６、を配置ζｔし、基本チップ１個で、
集積回路を作成でき、第３図に示しである。
システムの場合は、計算機を用いる配線工程において基
本チップ内に、基本単位素子を結線（−８設計、した回
路を構成し、それと同時に分離領域内に、パッド１とス
クライブライン６、を配置ζｔし、基本チップ１個で、
集積回路を作成でき、第３図に示しである。
次に、大規模な回路システムを、本発明の方法により、
実現した例全第４図に示しである。規模の大きな集積回
路では、１つの基本チップ内では設Ｌ１′できない。第
４図の場合は、４つの基本チップを用いており、さらに
囲まれた分離領域全基本チップ間の配線領域、７として
使用し、外側の分離領域のみをパッド、１及びスクライ
ブライン、６に使用する。計算機による配線工程の際に
基本チップ内と基本チップ間の配置ｋ別々に扱う事によ
り、計算機の負担が小さくて、大規模な集積回路装置を
構成できる。
実現した例全第４図に示しである。規模の大きな集積回
路では、１つの基本チップ内では設Ｌ１′できない。第
４図の場合は、４つの基本チップを用いており、さらに
囲まれた分離領域全基本チップ間の配線領域、７として
使用し、外側の分離領域のみをパッド、１及びスクライ
ブライン、６に使用する。計算機による配線工程の際に
基本チップ内と基本チップ間の配置ｋ別々に扱う事によ
り、計算機の負担が小さくて、大規模な集積回路装置を
構成できる。
なお、この例では、４つの基本チップを用いたが任意の
固数のチップを用いることが出きるのは当然である。
固数のチップを用いることが出きるのは当然である。
第１図は従来のゲートアレイのマスターチップの構造の
平面図、第２図は、本発明によるマスターチップの構造
を示す平面図、第３図は小規模の集積回路全実現した場
合で、それぞれの基本チップが１つの完成された回路シ
ステムとした平面図、第４図は複数の基本チップで、実
現した大規模な集積回路システムの場合の平面図である
。 図において、 １・・・パッド、２・・・入出力回路用素子、３・・・
基本単位素子、４・・・基本チップ分離領域、５・・・
基本チップ、６・スクライブライン、７・・・基本チッ
プ間の配線エリア、８・・・基本チップ間の金属配線。 代理人 弁理士 則近憲佑他１名 ＠２図 第８図 第４図
平面図、第２図は、本発明によるマスターチップの構造
を示す平面図、第３図は小規模の集積回路全実現した場
合で、それぞれの基本チップが１つの完成された回路シ
ステムとした平面図、第４図は複数の基本チップで、実
現した大規模な集積回路システムの場合の平面図である
。 図において、 １・・・パッド、２・・・入出力回路用素子、３・・・
基本単位素子、４・・・基本チップ分離領域、５・・・
基本チップ、６・スクライブライン、７・・・基本チッ
プ間の配線エリア、８・・・基本チップ間の金属配線。 代理人 弁理士 則近憲佑他１名 ＠２図 第８図 第４図
Claims (1)
- 単数も１．〈は複数の種類の基本単位素子のみから構成
される同一形状の基本チップ領域と、配線工程によって
パッドとスクライプラインあるいは基本チップ間の配線
エリアのどちらか一方に決定坏れるチップ分離領域の２
つの領域より成ること全特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58069972A JPS59197151A (ja) | 1983-04-22 | 1983-04-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58069972A JPS59197151A (ja) | 1983-04-22 | 1983-04-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197151A true JPS59197151A (ja) | 1984-11-08 |
Family
ID=13418078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58069972A Pending JPS59197151A (ja) | 1983-04-22 | 1983-04-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197151A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746966A (en) * | 1985-10-21 | 1988-05-24 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
| JPH022164A (ja) * | 1988-06-13 | 1990-01-08 | Nec Corp | 集積回路 |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| JPH03136368A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体集積回路におけるマスタスライス方式 |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
-
1983
- 1983-04-22 JP JP58069972A patent/JPS59197151A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746966A (en) * | 1985-10-21 | 1988-05-24 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| JPH022164A (ja) * | 1988-06-13 | 1990-01-08 | Nec Corp | 集積回路 |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| JPH03136368A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体集積回路におけるマスタスライス方式 |
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