JPH04113673A - ゲートアレイ - Google Patents
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- JPH04113673A JPH04113673A JP23409890A JP23409890A JPH04113673A JP H04113673 A JPH04113673 A JP H04113673A JP 23409890 A JP23409890 A JP 23409890A JP 23409890 A JP23409890 A JP 23409890A JP H04113673 A JPH04113673 A JP H04113673A
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- JP
- Japan
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- sub
- clock
- logic cell
- wiring
- clock driver
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ゲートアレイに関し、特にシステムのクロ
ックスキューを抑えるクロック分配方式のレイアウトに
関するものである。
ックスキューを抑えるクロック分配方式のレイアウトに
関するものである。
一般にクロックラインにぶら下がるフリップフロップの
数はゲート規模が大きくなるにつれて増加し、また高速
動作の必要性からクロックスキューを抑えなければなら
なくなってきている。
数はゲート規模が大きくなるにつれて増加し、また高速
動作の必要性からクロックスキューを抑えなければなら
なくなってきている。
従来から、１つのクロックドライバにいくつかのサブク
ロックドライバを接続し、該サブクロックドライバにフ
リップフロップを接続したツリー構造の方式はあるが、
負荷の大きさが異なる等のため各サブクロックドライバ
のスピードが一定にならずスキューが大きくなっていた
。また負荷の大きさを制御し、スピードを一定にしよう
とする試みは自動レイアウトツールを使い短期間で開発
を完了させるゲートアレイにおいては困難である。
ロックドライバを接続し、該サブクロックドライバにフ
リップフロップを接続したツリー構造の方式はあるが、
負荷の大きさが異なる等のため各サブクロックドライバ
のスピードが一定にならずスキューが大きくなっていた
。また負荷の大きさを制御し、スピードを一定にしよう
とする試みは自動レイアウトツールを使い短期間で開発
を完了させるゲートアレイにおいては困難である。
第４図は従来のゲートアレイのクロック分配方式を示す
チップの平面図であり、上記ツリー構造の一例を示して
いる。図において、１はゲートアレイチップ、４は基本
セルか規則正しく配列されているセル列て、この基本セ
ルは、少なくとも１つのｐ形トランジスタと少なくとも
１つのｎ形トランジスタとからなる。３は上記ゲートア
レイチップ１の配線チャネル領域、２は上記ゲートアレ
イチップ周辺の、入出力バッファセルか配列された入出
力バッファセル領域、１５は該バッファセル領域２に配
設されたクロック入力用バッファ（クロックドライバ）
、１０はいくつかの基本セルクロック入力用バッファ１
５の出力に接続された第１のクロック信号ライン、１７
は該クロック信号ライン１６に接続されたサブクロック
ドライバ１９は該サブクロックドライバ１７とフリップ
フロップ１０とを接続する第２のクロック信号ラインで
ある。
チップの平面図であり、上記ツリー構造の一例を示して
いる。図において、１はゲートアレイチップ、４は基本
セルか規則正しく配列されているセル列て、この基本セ
ルは、少なくとも１つのｐ形トランジスタと少なくとも
１つのｎ形トランジスタとからなる。３は上記ゲートア
レイチップ１の配線チャネル領域、２は上記ゲートアレ
イチップ周辺の、入出力バッファセルか配列された入出
力バッファセル領域、１５は該バッファセル領域２に配
設されたクロック入力用バッファ（クロックドライバ）
、１０はいくつかの基本セルクロック入力用バッファ１
５の出力に接続された第１のクロック信号ライン、１７
は該クロック信号ライン１６に接続されたサブクロック
ドライバ１９は該サブクロックドライバ１７とフリップ
フロップ１０とを接続する第２のクロック信号ラインで
ある。
次に動作について説明する。
クロック信号はクロック入力用バッファ１５、第１のク
ロック信号ライン１６を経て各サブブロックドライバ１
７に分配される。
ロック信号ライン１６を経て各サブブロックドライバ１
７に分配される。
そして分配されたクロック信号は各サブクロックドライ
バ１７にぶら下がっている各フリップフロップ１０に伝
わる。この場合各サブクロックドライバ１７につくフリ
ップフロップｌＯの数（負荷容量）やサブクロックドラ
イバ１７から各フリップフロップｌＯまでの配線長（抵
抗）にばらつきがあり、これが大きくなればなるほとス
キューが大きくなる。
バ１７にぶら下がっている各フリップフロップ１０に伝
わる。この場合各サブクロックドライバ１７につくフリ
ップフロップｌＯの数（負荷容量）やサブクロックドラ
イバ１７から各フリップフロップｌＯまでの配線長（抵
抗）にばらつきがあり、これが大きくなればなるほとス
キューが大きくなる。
第５図は従来のチップ内部ゲート領域にあるフリップフ
ロップに一括してクロック信号を与える方法を示すゲー
トアレイチップの平面図である。
ロップに一括してクロック信号を与える方法を示すゲー
トアレイチップの平面図である。
図において、第４図と同一符号は同一のものを示し、２
５は入出力バッファセル領域２に配設されたクロックド
ライバで、ここでは、各セル列４のフリップフロップ１
０はすべて、クロック信号ライン２６を介して上記クロ
ックドライバ２５に直接接続されている。
５は入出力バッファセル領域２に配設されたクロックド
ライバで、ここでは、各セル列４のフリップフロップ１
０はすべて、クロック信号ライン２６を介して上記クロ
ックドライバ２５に直接接続されている。
このような構成のゲートアレイでは、クロックドライバ
２５に伝達されたクロック信号は、クロック信号ライン
２６を経てフリップフロップ１０なとに一括して分配さ
れる。このためここではクロックドライバ２５は多数の
フリップフロップ群を駆動するに十分な能力をもつトラ
ンジスタサイズで設計されている。つまりツリー構造と
は異なり一括駆動であるので負荷容量の調整とか配線長
調整などそれほど気にする必要はないが、クロックドラ
イバ１５につく負荷容量か非常に大きくなるためドライ
ブ能力を大きくしており、そのためクロックドライバ１
５のスイッチングノイズやこれか占める面積か問題とな
ってくる。またクロックドライバ１５に一番近いＦ／Ｆ
と一番遠いＦ／Ｆとのスキューは、配線抵抗のため思っ
たほど小さくなっていない。
２５に伝達されたクロック信号は、クロック信号ライン
２６を経てフリップフロップ１０なとに一括して分配さ
れる。このためここではクロックドライバ２５は多数の
フリップフロップ群を駆動するに十分な能力をもつトラ
ンジスタサイズで設計されている。つまりツリー構造と
は異なり一括駆動であるので負荷容量の調整とか配線長
調整などそれほど気にする必要はないが、クロックドラ
イバ１５につく負荷容量か非常に大きくなるためドライ
ブ能力を大きくしており、そのためクロックドライバ１
５のスイッチングノイズやこれか占める面積か問題とな
ってくる。またクロックドライバ１５に一番近いＦ／Ｆ
と一番遠いＦ／Ｆとのスキューは、配線抵抗のため思っ
たほど小さくなっていない。
〔発明か解決しようとする課題〕
従来のゲートアレイにおけるクロック分配方式は以上の
ように構成されているので、以下のような問題があった
。
ように構成されているので、以下のような問題があった
。
まず第４図に示すツリー構造の場合は、サブクロックド
ライバが論理セル列内部に分散して位置しているため、
フリップフロップとサブクロックドライバの駆動電源ラ
インか共通となっており、このためサブクロックドライ
バで発生した雑音かフリップフロップ、つまり論理セル
側に入り込むという問題があった。また配線長やファン
アウト（ＦＯ）数、つまりサブクロックドライバにつく
フリップフロップの数をレイアウト時に調整することか
必要であるか、自動レイアウトツールては非常に困難で
あった。
ライバが論理セル列内部に分散して位置しているため、
フリップフロップとサブクロックドライバの駆動電源ラ
インか共通となっており、このためサブクロックドライ
バで発生した雑音かフリップフロップ、つまり論理セル
側に入り込むという問題があった。また配線長やファン
アウト（ＦＯ）数、つまりサブクロックドライバにつく
フリップフロップの数をレイアウト時に調整することか
必要であるか、自動レイアウトツールては非常に困難で
あった。
また−指駆動タイブ方式の場合は、トランジスタサイズ
の大きいドライバを使用するため、ノイズの論理セル側
への影響が大きく、また入出力バッファセル内で占める
面積が大きいという問題かあった。
の大きいドライバを使用するため、ノイズの論理セル側
への影響が大きく、また入出力バッファセル内で占める
面積が大きいという問題かあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、サブクロックドライバやメインのクロック
ドライバでの雑音の影響を低減できるゲートアレイを得
ることを目的とする。
れたもので、サブクロックドライバやメインのクロック
ドライバでの雑音の影響を低減できるゲートアレイを得
ることを目的とする。
またこの発明は、上記雑音の低減に加えて、サブクロッ
クドライバからフリップフロップまでの配線長のスキュ
ーへの影響をなくし、自動配置配線ＣＡＤ上でもクロッ
クスキューの小さいクロック分配を実現できるゲートア
レイを得ることを目的とする。
クドライバからフリップフロップまでの配線長のスキュ
ーへの影響をなくし、自動配置配線ＣＡＤ上でもクロッ
クスキューの小さいクロック分配を実現できるゲートア
レイを得ることを目的とする。
この発明に係るゲートアレイは、クロックドライバをメ
インクロックドライバと複数個のサブクロックドライバ
とに分割し、各サブクロックドライバを各ゲートセル列
の両端にそれぞれ配置したものである。
インクロックドライバと複数個のサブクロックドライバ
とに分割し、各サブクロックドライバを各ゲートセル列
の両端にそれぞれ配置したものである。
またこの発明は、上記ゲートアレイにおいて、サブクロ
ックドライバ出力側の配線を、すべてのサブクロックド
ライバの出力端子が接続され、かつゲートセル列両端の
サブクロックドライバの出力端子か直接接続されたサブ
信号配線としものである。
ックドライバ出力側の配線を、すべてのサブクロックド
ライバの出力端子が接続され、かつゲートセル列両端の
サブクロックドライバの出力端子か直接接続されたサブ
信号配線としものである。
またこの発明は、上記ゲートアレイにおいて、上記クロ
ックドライバ出力側の配線を、該クロックドライバに対
応する複数のサブクロックドライバの入力が接続された
環状の信号配線としたちのである。
ックドライバ出力側の配線を、該クロックドライバに対
応する複数のサブクロックドライバの入力が接続された
環状の信号配線としたちのである。
この発明においては、サブクロックドライバを各ゲート
セル列の両端にそれぞれ配置したから、サブクロックド
ライバの電源ラインと、論理セル。
セル列の両端にそれぞれ配置したから、サブクロックド
ライバの電源ラインと、論理セル。
つまりフリップフロップの電源ラインとを分離すること
かでき、これによりサブクロックドライバで発生するノ
イズか論理セル側に入り込むの防止することかできる。
かでき、これによりサブクロックドライバで発生するノ
イズか論理セル側に入り込むの防止することかできる。
またクロックドライバをメインクロックドライバと複数
個のサブクロックドライバとに分割しているため、メイ
ンクロックドライバの駆動能力か小さくてすみ、この結
果発生する雑音や入出力バッファ領域での占有面積を小
さくできる。
個のサブクロックドライバとに分割しているため、メイ
ンクロックドライバの駆動能力か小さくてすみ、この結
果発生する雑音や入出力バッファ領域での占有面積を小
さくできる。
また論理セル列両側のサブクロツタドライバの出力端子
を各論理セル列毎に直接接続したので、サブクロックド
ライバからフリップフロップまでの配線長のスキューへ
の影響をなくし、自動配置配線ＣＡＤ上でもクロックス
キューの小さいクロック分配を実現できる。
を各論理セル列毎に直接接続したので、サブクロックド
ライバからフリップフロップまでの配線長のスキューへ
の影響をなくし、自動配置配線ＣＡＤ上でもクロックス
キューの小さいクロック分配を実現できる。
さらにクロックドライバとサブクロックドライバを接続
する配線を環状の配線としたので、各サブクロックドラ
イバでのスキューを小さくすることができる。
する配線を環状の配線としたので、各サブクロックドラ
イバでのスキューを小さくすることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるゲートアレイを説明す
るための平面図であり、図において、第４図と同一符号
は同一または相当部分を示し、５は入出力バッファ領域
２に配置されたメインのクロックドライバで、その出力
側の配線は、環状の配線６となっている。また７、８は
基本セル列のうち、論理ゲートとして構成される論理セ
ル列（以下ゲートセル列ともいう）４の両端に配置され
たサブクロックドライバで、その入力側は上記環状の信
号配線６に接続されている。また、該サブクロックドラ
イバフ、８の出力端子はすべて同じ信号配線（サブ信号
配線）９に接続されている。
るための平面図であり、図において、第４図と同一符号
は同一または相当部分を示し、５は入出力バッファ領域
２に配置されたメインのクロックドライバで、その出力
側の配線は、環状の配線６となっている。また７、８は
基本セル列のうち、論理ゲートとして構成される論理セ
ル列（以下ゲートセル列ともいう）４の両端に配置され
たサブクロックドライバで、その入力側は上記環状の信
号配線６に接続されている。また、該サブクロックドラ
イバフ、８の出力端子はすべて同じ信号配線（サブ信号
配線）９に接続されている。
つまり上記信号配線９は、各論理セル列毎に配設され、
該論理セル列両端のサブクロックドライバの出力端子を
接続する論理セル列と平行な平行配線９ａと、上記論理
セル列と垂直な方向に配設され、各論理セル列一端側の
すべてのサブクロックドライバフの出力端子が接続され
た第１の垂直配線９ｂと、該配線９ｂと平行に配設され
、論理セル列他端側のすべてのサブクロックドライバの
出力端子が接続された第２の垂直配線９ｃとからなって
いる。そして上記平行配線９ａには、システムクロック
で動作するフリップフロップ１ｏが接続されている。
該論理セル列両端のサブクロックドライバの出力端子を
接続する論理セル列と平行な平行配線９ａと、上記論理
セル列と垂直な方向に配設され、各論理セル列一端側の
すべてのサブクロックドライバフの出力端子が接続され
た第１の垂直配線９ｂと、該配線９ｂと平行に配設され
、論理セル列他端側のすべてのサブクロックドライバの
出力端子が接続された第２の垂直配線９ｃとからなって
いる。そして上記平行配線９ａには、システムクロック
で動作するフリップフロップ１ｏが接続されている。
次に動作について説明する。
システムのクロック信号は、クロックドライバ５に入り
、クロック信号ライン６を経て各ゲートセル列４の両端
に配置されであるサブドライバ７゜８に分配される。そ
してサブドライバに伝わったクロック信号は信号配線９
を介して各Ｆ／Ｆ ｌ Ｏに最終的に分配される。
、クロック信号ライン６を経て各ゲートセル列４の両端
に配置されであるサブドライバ７゜８に分配される。そ
してサブドライバに伝わったクロック信号は信号配線９
を介して各Ｆ／Ｆ ｌ Ｏに最終的に分配される。
このように本実施例では、サブクロックドライバフ、８
を各ゲートセル列の両端にそれぞれ配置したので、サブ
クロックドライバフ、８の電源ラインと、論理セル、つ
まりフリップフロップの電源ラインとを分離することか
でき、これによりサブクロックドライバで発生するノイ
ズが論理セル側に入り込むの防止することがてきる。
を各ゲートセル列の両端にそれぞれ配置したので、サブ
クロックドライバフ、８の電源ラインと、論理セル、つ
まりフリップフロップの電源ラインとを分離することか
でき、これによりサブクロックドライバで発生するノイ
ズが論理セル側に入り込むの防止することがてきる。
またクロックドライバをメインのクロックドライバ５と
複数個のサブクロックドライバフ、８とに分割している
ため、メインクロックドライバの駆動能力か小さくてす
み、この結果発生する雑音や入出力バッファ領域２での
占有面積を小さくてきる。このため多数のクロックドラ
イバを上記入出力バッファ領域２に配置することもでき
る。
複数個のサブクロックドライバフ、８とに分割している
ため、メインクロックドライバの駆動能力か小さくてす
み、この結果発生する雑音や入出力バッファ領域２での
占有面積を小さくてきる。このため多数のクロックドラ
イバを上記入出力バッファ領域２に配置することもでき
る。
また論理セル列両側のサブクロックドライバフ。
８の出力端子を各論理セル列毎に直接接続したので、サ
ブクロックドライバフ、８からフリップフロップ１０ま
での配線長のスキューへの影響をなくし、自動配置配線
ＣＡＤ上でもクロックスキューの小さいクロック分配を
実現できる。
ブクロックドライバフ、８からフリップフロップ１０ま
での配線長のスキューへの影響をなくし、自動配置配線
ＣＡＤ上でもクロックスキューの小さいクロック分配を
実現できる。
さらにクロックドライバ５とサブクロックドライバフ、
８を接続する配線を環状の配線としたので、各サブクロ
ックドライバフ、８でのスキューを小さくすることがで
きる。
８を接続する配線を環状の配線としたので、各サブクロ
ックドライバフ、８でのスキューを小さくすることがで
きる。
なお上記実施例では、サブ信号配線として第１図に示す
ように、平行配線９ａ、論理セル列両側の第１．第２の
垂直配線９ｂ、９ｃを有するものを用いたが、これはこ
れらの配線に加えて各論理セル列の平行配線９ａを接続
する第３の垂直配線を有するものを用いてもよく、これ
によってさらにスキューを小さくできる。またこの第３
の垂直配線は複数あってもよく、この場合第１．第２の
配線間に均等に配置するのが好ましい。
ように、平行配線９ａ、論理セル列両側の第１．第２の
垂直配線９ｂ、９ｃを有するものを用いたが、これはこ
れらの配線に加えて各論理セル列の平行配線９ａを接続
する第３の垂直配線を有するものを用いてもよく、これ
によってさらにスキューを小さくできる。またこの第３
の垂直配線は複数あってもよく、この場合第１．第２の
配線間に均等に配置するのが好ましい。
また上記実施例では、全ゲートセル列にＦ／Ｆが配置さ
れている場合を示したが、これは第２図のようにゲート
セル列４′にはＦ／Ｆがない場合でもよい。この場合、
フリップフロップがないゲートセル例にも平行配線を設
けるようにすれば、自動配置配線ＣＡＤのプログラムに
変更を加える必要がなく、その取扱上好ましい。
れている場合を示したが、これは第２図のようにゲート
セル列４′にはＦ／Ｆがない場合でもよい。この場合、
フリップフロップがないゲートセル例にも平行配線を設
けるようにすれば、自動配置配線ＣＡＤのプログラムに
変更を加える必要がなく、その取扱上好ましい。
また第３図に示すように、フリップフロップのない論理
セル列４′には平行配線を配置しない構成としてもよい
ことは言うまでもない。
セル列４′には平行配線を配置しない構成としてもよい
ことは言うまでもない。
以上のようにこの発明によれば、サブクロックドライバ
を各ゲートセル列の両端にそれぞれ配置したので、サブ
クロックドライバの電源ラインと、論理セルの電源ライ
ンとを分離することかでき、サブクロックドライバでの
雑音の論理セルへの影響を小さくできる。またクロック
ドライバをメインクロックドライバと複数個のサブクロ
ックドライバとに分割しているため、メインクロックド
ライバを小さくしてその雑音や占有面積を低減できる。
を各ゲートセル列の両端にそれぞれ配置したので、サブ
クロックドライバの電源ラインと、論理セルの電源ライ
ンとを分離することかでき、サブクロックドライバでの
雑音の論理セルへの影響を小さくできる。またクロック
ドライバをメインクロックドライバと複数個のサブクロ
ックドライバとに分割しているため、メインクロックド
ライバを小さくしてその雑音や占有面積を低減できる。
また論理セル列両側のサブクロックドライバの出力端子
を各論理セル列毎に接続したので、サブクロックドライ
バからフリップフロップまでの配線長のスキューへの影
響をなくし、自動配置配線ＣＡＤ上でもクロックスキュ
ーの小さいクロック分配を実現できる効果がある。
を各論理セル列毎に接続したので、サブクロックドライ
バからフリップフロップまでの配線長のスキューへの影
響をなくし、自動配置配線ＣＡＤ上でもクロックスキュ
ーの小さいクロック分配を実現できる効果がある。
さらにクロックドライバとサブクロックドライバを接続
する配線を環状の配線としたので、各すブクロックドラ
イバでのスキューを小さくすることかできる効果がある
。
する配線を環状の配線としたので、各すブクロックドラ
イバでのスキューを小さくすることかできる効果がある
。
第１図はこの発明の一実施例によるクロック分配方式を
示す図、第２図、第３図はこの発明の他の実施例による
クロック分配方式を示す図、第４図は従来のツリー構造
によるクロック分配方式を示す図、第５図は従来の一括
駆動によるクロック分配方式を示す図である。 図において、１はゲートアレイチップ、２は入出力バッ
ファ領域、４は基本セル、５はメインクロックドライバ
、６はクロック信号ライン、９はサブクロック信号線、
９ａは平行配線、９ｂ、９Ｃは第１．第２の垂直配線、
１０はフリップフロップである。 なお、図中、同一符号は、同−又は相当部分を示す。
示す図、第２図、第３図はこの発明の他の実施例による
クロック分配方式を示す図、第４図は従来のツリー構造
によるクロック分配方式を示す図、第５図は従来の一括
駆動によるクロック分配方式を示す図である。 図において、１はゲートアレイチップ、２は入出力バッ
ファ領域、４は基本セル、５はメインクロックドライバ
、６はクロック信号ライン、９はサブクロック信号線、
９ａは平行配線、９ｂ、９Ｃは第１．第２の垂直配線、
１０はフリップフロップである。 なお、図中、同一符号は、同−又は相当部分を示す。
Claims (4)
- （１）第１導電型トランジスタ及び第２導電型トランジ
スタからなる基本セルをチップ内部に規則正しく配列し
た基本セル領域と、該基本セル領域周辺の、ＬＳＩ外部
とインターフェースをとる入出力バッファセルを配列し
た入出力バッファセル領域とを有するゲートアレイにお
いて、 所定個数のクロックドライバを上記入出力バッファセル
領域に配置し、 上記クロックドライバに対応した複数個のサブクロック
ドライバを、上記基本セル列のうち、論理ゲートとして
構成される論理セル列の両端に配置したことを特徴とす
るゲートアレイ。 - （２）請求項１記載のゲートアレイにおいて、上記サブ
クロックドライバ出力側の配線を、すべてのサブクロッ
クドライバの出力端子が接続された共通のサブ信号配線
としたことを特徴とするゲートアレイ。 - （３）請求項２記載のゲートアレイにおいて、上記サブ
信号配線は、 各論理セル列毎に配設され、該論理セル列両端のサブク
ロックドライバの出力端子を接続する論理セル列と平行
な平行配線と、 上記論理セル列と垂直な方向に配設され、各論理セル列
一端側のすべてのサブクロックドライバの出力端子が接
続された第１の垂直配線と、該第１の垂直配線と平行に
配設され、論理セル列他端側のすべてのサブクロックド
ライバの出力端子が接続された第２の垂直配線とからな
ることを特徴とするゲートアレイ。 - （４）請求項１記載のゲートアレイにおいて、上記クロ
ックドライバ出力側の配線を、該クロックドライバに対
応する複数のサブクロックドライバの入力が接続された
環状の信号配線としたことを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23409890A JPH04113673A (ja) | 1990-09-03 | 1990-09-03 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23409890A JPH04113673A (ja) | 1990-09-03 | 1990-09-03 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113673A true JPH04113673A (ja) | 1992-04-15 |
Family
ID=16965594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23409890A Pending JPH04113673A (ja) | 1990-09-03 | 1990-09-03 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19732114A1 (de) * | 1996-11-29 | 1998-06-04 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425626A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
| JPH0258352A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | 半導体集積回路の試験回路 |
-
1990
- 1990-09-03 JP JP23409890A patent/JPH04113673A/ja active Pending
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| DE19732114C2 (de) * | 1996-11-29 | 2002-01-03 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
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