JPH01246845A - 集積回路 - Google Patents
集積回路Info
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- JPH01246845A JPH01246845A JP63073286A JP7328688A JPH01246845A JP H01246845 A JPH01246845 A JP H01246845A JP 63073286 A JP63073286 A JP 63073286A JP 7328688 A JP7328688 A JP 7328688A JP H01246845 A JPH01246845 A JP H01246845A
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- clock signal
- power supply
- clock
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/10—Distribution of clock signals, e.g. skew
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/427—Power or ground buses
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はクロック信号を用いる集積回路装置例えば論理
ＬＳＩに係り、特にロウ構造を有するクロック信号によ
り制御される集積回路に関するものである。
ＬＳＩに係り、特にロウ構造を有するクロック信号によ
り制御される集積回路に関するものである。
（従来の技術）
第４図（ａ）（ｂ）に示されるようなフリップフロップ
、レジスタ、ラッチ等の複数個の論理素子をそれぞれの
内部に備えた複数のロウ１を存するロウ方式又はマクロ
ブロック方式のＬＳＩ３では前入出カブロック５が位置
する。
、レジスタ、ラッチ等の複数個の論理素子をそれぞれの
内部に備えた複数のロウ１を存するロウ方式又はマクロ
ブロック方式のＬＳＩ３では前入出カブロック５が位置
する。
第４図（ａ） （ｂ）中の前記複数のロウ１の存在部分
の拡大図は第５図に示される。この第５図に於いて一前
記各ロウ１は平行に配置され、前記複数個のロウ１には
、前記入出力端５の一部である電源端子７を介して電源
電位に接続される１次電源配線９と、前記入出力時ブロ
ック５の一部である接地端子１１を介して基準電位に接
続（接地）される１次接地配線１３とが、それぞれ２次
電源配線１５及び２次接地配線１７を介して、接続され
る。前記複数個のロウ１中の前記複数個の論理素子工９
はクロック信号によって駆動され、分割駆動方式を用い
る場合、前記入出カブロック５の一部であるクロック信
号入力端子２１に１次クロックドライバ２３の入力端子
がクロック信号入力配線２４によって接続され、且つ前
記１次クロックドライバ２３の出力端は複数個の２次ク
ロックドライバ２７の入力端に前記クロック信号入力配
線２５を介して接続される。尚、前記複数個の２次クロ
ックドライバ２７の駆動能力は前記１次クロックドライ
バ２３よりも通常は小さくなっている。
の拡大図は第５図に示される。この第５図に於いて一前
記各ロウ１は平行に配置され、前記複数個のロウ１には
、前記入出力端５の一部である電源端子７を介して電源
電位に接続される１次電源配線９と、前記入出力時ブロ
ック５の一部である接地端子１１を介して基準電位に接
続（接地）される１次接地配線１３とが、それぞれ２次
電源配線１５及び２次接地配線１７を介して、接続され
る。前記複数個のロウ１中の前記複数個の論理素子工９
はクロック信号によって駆動され、分割駆動方式を用い
る場合、前記入出カブロック５の一部であるクロック信
号入力端子２１に１次クロックドライバ２３の入力端子
がクロック信号入力配線２４によって接続され、且つ前
記１次クロックドライバ２３の出力端は複数個の２次ク
ロックドライバ２７の入力端に前記クロック信号入力配
線２５を介して接続される。尚、前記複数個の２次クロ
ックドライバ２７の駆動能力は前記１次クロックドライ
バ２３よりも通常は小さくなっている。
又、前記１次クロックドライバ２３の電源端及び接地端
はそれぞれ前記１次電源配線９及び１次接地配線１３に
それぞれ前記２次電源配線１５及び２次接地配線１７を
介して、接続される。更に前記複数の２次クロックドラ
イバ２７の出力端はクロック信号出力配線２９を介して
、各前記ロウ１中の前記複数個の論理素子１９に接続さ
れる。
はそれぞれ前記１次電源配線９及び１次接地配線１３に
それぞれ前記２次電源配線１５及び２次接地配線１７を
介して、接続される。更に前記複数の２次クロックドラ
イバ２７の出力端はクロック信号出力配線２９を介して
、各前記ロウ１中の前記複数個の論理素子１９に接続さ
れる。
このように、従来は前記２次クロックドライバ２７と前
記１次電源配線９及び前記１次接地配線１３との間の距
離が大きかったため、前記２次クロックドライバ２７の
動作時に前記２次電源配線１５上並びに前記２次接地配
線１７上にノイズが発生することがあった。
記１次電源配線９及び前記１次接地配線１３との間の距
離が大きかったため、前記２次クロックドライバ２７の
動作時に前記２次電源配線１５上並びに前記２次接地配
線１７上にノイズが発生することがあった。
尚、本発明は同一発明者による同日特許出願の発明「集
積回路」と関連を有している。
積回路」と関連を有している。
（発明が解決しようとする課題）
上述したように、第５図に示す従来のＬＳＩ素子構造で
は、１次電源配線及び１次接地配線から２次クロックド
ライバまでの距離が長かったため、２次クロックドライ
バの動作時に、ノイズが発生するという課題があった。
は、１次電源配線及び１次接地配線から２次クロックド
ライバまでの距離が長かったため、２次クロックドライ
バの動作時に、ノイズが発生するという課題があった。
本発明は以上のような課題を解消するためになされたも
ので、その目的とするところは、クロック信号を用い、
ロウを有するＬＳＩに於いてノイズの少ない集積回路を
提供することにある。
ので、その目的とするところは、クロック信号を用い、
ロウを有するＬＳＩに於いてノイズの少ない集積回路を
提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明に於けるクロック信号により制御される集積回
路では、クロック信号を用いるＬＳＩに於いて、２次ク
ロックドライバを複数個の論理素子を有するロウの１次
電源配線及び１次接地配線に近い端部に設置し、前記１
次電源配線及び前記１次接地配線から前記２次クロック
配線から前記２次クロックドライバまでの距離を短縮す
る。
路では、クロック信号を用いるＬＳＩに於いて、２次ク
ロックドライバを複数個の論理素子を有するロウの１次
電源配線及び１次接地配線に近い端部に設置し、前記１
次電源配線及び前記１次接地配線から前記２次クロック
配線から前記２次クロックドライバまでの距離を短縮す
る。
（作 用）
このように構成すればグロック信号を用いるＬＳＩに於
いて、クロック信号により制御される集積回路の２次電
源配線及び２次接地配線上のノイズを減少させることが
可能である。
いて、クロック信号により制御される集積回路の２次電
源配線及び２次接地配線上のノイズを減少させることが
可能である。
（実施例）
以下図面に示す実施例に基づいて本発明の詳細な説明す
る。本発明はクロック信号を用いて複数個の論理素子１
９の同期をとるＬＳＩ３に関するもので特に第４図（ａ
Ｘｂ）に示されるようなロウ方式のＬＳＩ３に適用され
る。すなわちクロック信号を使用し、第４図（ａ）に示
されるロウを用いたＬＳＩ及び第４図（ｂ）に示される
複数のロウから成るマクロブロック、ＲＡＭ３１．ＲＯ
Ｍ３３を有するＬＳＩに適用できる。
る。本発明はクロック信号を用いて複数個の論理素子１
９の同期をとるＬＳＩ３に関するもので特に第４図（ａ
Ｘｂ）に示されるようなロウ方式のＬＳＩ３に適用され
る。すなわちクロック信号を使用し、第４図（ａ）に示
されるロウを用いたＬＳＩ及び第４図（ｂ）に示される
複数のロウから成るマクロブロック、ＲＡＭ３１．ＲＯ
Ｍ３３を有するＬＳＩに適用できる。
まず、第１図に示される本発明の一実施例の横配線２４
を介して１次クロックドライバ２３が接続される。この
１次クロックドライバ２３はインバータを有し、入力信
号に応じた出力信号が出力される。フリップフロップ、
レジスタ、ラッチ等゛、の複数個の論理素子１９を内部
に有し、長手方向に関して平行に配置される複数のロウ
１中には入力電位に応じた出力電位が出力され、インバ
ータにより構成される通常前記１次クロックドライバ２
３よりも小さい駆動能力を有する２次クロックドライバ
２７が存在する。前記２次クロックドライバ２７は前記
複数個のロウ１の前記１次電源配線９側の端部に位置す
る。又、前記クロック信号入力配線２５は前記ロウ１の
長手方向に関して垂直に配置される。更に前記２次クロ
ックドライバ２７の入力端は前記１次クロックドライバ
２３の出力端に前記クロック信号入力配線２５を介して
接続される。又、複数個の前記２次クロックドライバ２
７の出力端及び複数個の前記ロウ１中の前記複数個の論
理素子１９はクロック信号出力配線２９によって接続さ
れている。又、前記複数個のロウ１の長手方向に関して
垂直に１次電源配線９及び１次接地配線１３が接続され
る。前記１次電接続され、且つ前記１次クロックドライ
バ２３の電源端及び接地端、前記複数個の２次クロック
ドライバ２７の電源端及び接地端、前記複数個の論１’
１ 珪素子の電源端及び接地端に２次電源配線１５及△ び２次接地配線７を介して接続される。尚、前記１次電
源配線９及び前記１次接地配線１３のどぢらが前記ロウ
１の近く配置されても効果は同様である。
を介して１次クロックドライバ２３が接続される。この
１次クロックドライバ２３はインバータを有し、入力信
号に応じた出力信号が出力される。フリップフロップ、
レジスタ、ラッチ等゛、の複数個の論理素子１９を内部
に有し、長手方向に関して平行に配置される複数のロウ
１中には入力電位に応じた出力電位が出力され、インバ
ータにより構成される通常前記１次クロックドライバ２
３よりも小さい駆動能力を有する２次クロックドライバ
２７が存在する。前記２次クロックドライバ２７は前記
複数個のロウ１の前記１次電源配線９側の端部に位置す
る。又、前記クロック信号入力配線２５は前記ロウ１の
長手方向に関して垂直に配置される。更に前記２次クロ
ックドライバ２７の入力端は前記１次クロックドライバ
２３の出力端に前記クロック信号入力配線２５を介して
接続される。又、複数個の前記２次クロックドライバ２
７の出力端及び複数個の前記ロウ１中の前記複数個の論
理素子１９はクロック信号出力配線２９によって接続さ
れている。又、前記複数個のロウ１の長手方向に関して
垂直に１次電源配線９及び１次接地配線１３が接続され
る。前記１次電接続され、且つ前記１次クロックドライ
バ２３の電源端及び接地端、前記複数個の２次クロック
ドライバ２７の電源端及び接地端、前記複数個の論１’
１ 珪素子の電源端及び接地端に２次電源配線１５及△ び２次接地配線７を介して接続される。尚、前記１次電
源配線９及び前記１次接地配線１３のどぢらが前記ロウ
１の近く配置されても効果は同様である。
次に本実施例の効果を説明する。本実施例では、前記１
次電源配線９及び前記第１接地配線１３から、前記複数
の２次クロックドライバ２７までの距離が縮まり、配線
上の抵抗、容量及びインピーダンスが減少し、前記複数
個の論理素子１９の誤動作の原因であるクロック信号の
スイッチング時のノイズの発生を抑えることが可能とな
る。すなわち、クロック信号の立上り及び下降部分であ
るエツジに於いて、すべての前記２次クロックドライバ
２７がスイッチング動作を行なうために、前記２次電源
配線１５及び前記２次接地配線１７上に多量の電流が流
れて、発生したノイズを、減少させることに効果がある
。
次電源配線９及び前記第１接地配線１３から、前記複数
の２次クロックドライバ２７までの距離が縮まり、配線
上の抵抗、容量及びインピーダンスが減少し、前記複数
個の論理素子１９の誤動作の原因であるクロック信号の
スイッチング時のノイズの発生を抑えることが可能とな
る。すなわち、クロック信号の立上り及び下降部分であ
るエツジに於いて、すべての前記２次クロックドライバ
２７がスイッチング動作を行なうために、前記２次電源
配線１５及び前記２次接地配線１７上に多量の電流が流
れて、発生したノイズを、減少させることに効果がある
。
又、前記１次クロックドライバ２３と前記複数個の２次
クロックドライバ２７の間の前記クロック信号入力配線
２５が前記複数のロウ１の長手方向に関して垂直に配置
されることで、前記複数のロウ１相互間の空間中の前記
クロック信号入力配線２５の面積が縮小することて、Ｌ
ＳＩの高集積化が促進され、この配線２５の抵抗、容量
が減少し、この抵抗、容量によって発生していたＲＣ遅
延であるスキューが従来例よりも減少する。
クロックドライバ２７の間の前記クロック信号入力配線
２５が前記複数のロウ１の長手方向に関して垂直に配置
されることで、前記複数のロウ１相互間の空間中の前記
クロック信号入力配線２５の面積が縮小することて、Ｌ
ＳＩの高集積化が促進され、この配線２５の抵抗、容量
が減少し、この抵抗、容量によって発生していたＲＣ遅
延であるスキューが従来例よりも減少する。
次に第２図に示される実施例の構造を説明する。
この第２の実施例では、前記複数個の２次クロックドラ
イバ２７が前記複数個のロウ１の長手方向に関して同位
置にあり、前記複数の２次クロックドライバ２７上に前
記１次電源配線９及び前記１次接地配線１３が位置して
いる。更に、前記１次電源配線９と前記１次接地配線１
３の近傍にクロック信号入力配線２５が位置し、前記２
次クロックドライバ２７中のソースが前記１次電源配線
９、前記１次接地配線１３に接続されている。他の構成
は第１の実施例と同じ構成を有している。
イバ２７が前記複数個のロウ１の長手方向に関して同位
置にあり、前記複数の２次クロックドライバ２７上に前
記１次電源配線９及び前記１次接地配線１３が位置して
いる。更に、前記１次電源配線９と前記１次接地配線１
３の近傍にクロック信号入力配線２５が位置し、前記２
次クロックドライバ２７中のソースが前記１次電源配線
９、前記１次接地配線１３に接続されている。他の構成
は第１の実施例と同じ構成を有している。
次にこの第２の実施例の効果を説明する。この第２の実
施例では、第１の実施例と同様の効果を有し、更に前記
１次電源配線９及び前記１次接地配線１３から前記複数
個の２次クロックドライバ２７までの距離が第１の実施
例以上に縮まり、前記複数個の論理素子１９の誤動作の
原因であるクロック信号のスイッチング時のノイズの発
生を第２の実施例以上に抑えることが可能となる。すな
わち、クロック信号の立上り及び下降部分であるエツジ
に於いて、すべての前記２次クロックドライバ２７がス
イッチング動作を行なうために、前記２次電源配線１５
及び前記２次接地配線１７上に多量の電流が流れて、発
生したノイズを第１の実施例以上に減少させることに効
果がある。
施例では、第１の実施例と同様の効果を有し、更に前記
１次電源配線９及び前記１次接地配線１３から前記複数
個の２次クロックドライバ２７までの距離が第１の実施
例以上に縮まり、前記複数個の論理素子１９の誤動作の
原因であるクロック信号のスイッチング時のノイズの発
生を第２の実施例以上に抑えることが可能となる。すな
わち、クロック信号の立上り及び下降部分であるエツジ
に於いて、すべての前記２次クロックドライバ２７がス
イッチング動作を行なうために、前記２次電源配線１５
及び前記２次接地配線１７上に多量の電流が流れて、発
生したノイズを第１の実施例以上に減少させることに効
果がある。
次に第３図に示される第３の実施例の構造を説明する。
この第３の実施例では、前記複数のロウ１各々について
２つの前記２次クロックドライバ２７が前記複数個のロ
ウ１の長手方向に関して、両端部に配置される。又、２
つの前記２次クロックドライバ２７上には、各々第２の
実施例と同様に前記１次電源配線９、前記１次接地配線
１３及イ宮 び前記クロック信号入力配線２５が前記複すロウ１の長
手方向に関して垂直に直線状に配置される。更に前記複
数個の論理素子１９は２つの前記を介して接続される。
２つの前記２次クロックドライバ２７が前記複数個のロ
ウ１の長手方向に関して、両端部に配置される。又、２
つの前記２次クロックドライバ２７上には、各々第２の
実施例と同様に前記１次電源配線９、前記１次接地配線
１３及イ宮 び前記クロック信号入力配線２５が前記複すロウ１の長
手方向に関して垂直に直線状に配置される。更に前記複
数個の論理素子１９は２つの前記を介して接続される。
次にこの第３の実施例の効果を説明する。この第３の実
施例では、前記第２の効果の他に、前記複数個のロウ１
の各々に含まれる前記２次クロックドライバ２７の数は
前記複数個のロウ１中のゲートの数や負荷の大きさ等に
よって、前記クロック信号出力配線２９のスキューを軽
減するのに最適な数を設定することが可能である。すな
わち第３の実施例では、複数の前記ロウ１の各々に２つ
の前記２次クロックドライバ２７が設けられているが、
この変形例は前記２次クロックドライバ２７の複数個の
前記ロウ１の各々に含まれる数は２つに限られることは
なく、負荷の大きさによっ゛て前記クロック信号出力配
線２９のスキニーを軽減するのに適当な個数を選ぶこと
ができる。このように、前記２次クロックドライバ２７
の出力端から、前記複数個の論理素子１９までの距離を
短縮することにより、前記クロック信号出力配線２９の
容量、抵抗を減少させ、スキューを軽減することが可能
となる。
施例では、前記第２の効果の他に、前記複数個のロウ１
の各々に含まれる前記２次クロックドライバ２７の数は
前記複数個のロウ１中のゲートの数や負荷の大きさ等に
よって、前記クロック信号出力配線２９のスキューを軽
減するのに最適な数を設定することが可能である。すな
わち第３の実施例では、複数の前記ロウ１の各々に２つ
の前記２次クロックドライバ２７が設けられているが、
この変形例は前記２次クロックドライバ２７の複数個の
前記ロウ１の各々に含まれる数は２つに限られることは
なく、負荷の大きさによっ゛て前記クロック信号出力配
線２９のスキニーを軽減するのに適当な個数を選ぶこと
ができる。このように、前記２次クロックドライバ２７
の出力端から、前記複数個の論理素子１９までの距離を
短縮することにより、前記クロック信号出力配線２９の
容量、抵抗を減少させ、スキューを軽減することが可能
となる。
以上３つの実施例について説明したが、本発明はこれら
に限られるものではなく、例えば前記２次クロックドラ
イバ２７はすべての前記複数個のロウ１に設定する必要
はなく、数ロウ間隔で、前記２次クロックドライバ２７
を配置することも可能である。
に限られるものではなく、例えば前記２次クロックドラ
イバ２７はすべての前記複数個のロウ１に設定する必要
はなく、数ロウ間隔で、前記２次クロックドライバ２７
を配置することも可能である。
上記のような２次クロックドライバ２７は自動設計によ
って配置可能であり、且つ手作業によっても少ない工程
数で配置可能である。
って配置可能であり、且つ手作業によっても少ない工程
数で配置可能である。
以上説明した３つの実施例では、いずれも前記１次電源
配線９及び前記１次接地配線１３から複数個の前記ロウ
１中の前記２次クロックドライバ２７の電ＩＰｉ端及び
接地端への距離を従来・例よりも短縮することで、前記
２次電源配線１７及び前記２次接地配線１５上に発生す
るノイズを減少させる効果がある。
配線９及び前記１次接地配線１３から複数個の前記ロウ
１中の前記２次クロックドライバ２７の電ＩＰｉ端及び
接地端への距離を従来・例よりも短縮することで、前記
２次電源配線１７及び前記２次接地配線１５上に発生す
るノイズを減少させる効果がある。
［発明の効果］
本発明は以上説明したようにクロック信号を用いている
ＬＳＩに於いて、２次電源配線及び２次接地配線上に発
生するノイズが従来例よりも小さいクロック信号により
制御される集積回路を提供することができる。
ＬＳＩに於いて、２次電源配線及び２次接地配線上に発
生するノイズが従来例よりも小さいクロック信号により
制御される集積回路を提供することができる。
第１図は本発明の第１実施例である２次クロックドライ
バを何する複数個のロウのブロック図、第２図は本発明
の第２実施例である２次クロックドライバを有する複数
個のロウのブロック図、第３図は本発明の第３実施例で
ある２次クロックドライバを有する複数個のロウのブロ
ック図、第４図（ａ）は複数個のロウを内部に有するロ
ウ方式ＬＳＩのブロック図、第４図（ｂ）は複数個のロ
ウから構成されるマクロブロックを内部に有するマクロ
ブロック方式ＬＳＩのブロック図、第５図は従来の技術
である２次クロックドライバを有する複数個のロウのブ
ロック図である。 １・・・ロウ、 ９・・・１次電源配線。 １３・・・１次接地配線、 １５・・・２次電源配
線。 １７・・・２次接地配線、 １９・・・論理素子。 ２３・・・１次クロックドライバ。 ２５・・・クロック信号入力配線。 ２７・・・２次クロックドライバ。 ２９・・・クロック信号出力配線
バを何する複数個のロウのブロック図、第２図は本発明
の第２実施例である２次クロックドライバを有する複数
個のロウのブロック図、第３図は本発明の第３実施例で
ある２次クロックドライバを有する複数個のロウのブロ
ック図、第４図（ａ）は複数個のロウを内部に有するロ
ウ方式ＬＳＩのブロック図、第４図（ｂ）は複数個のロ
ウから構成されるマクロブロックを内部に有するマクロ
ブロック方式ＬＳＩのブロック図、第５図は従来の技術
である２次クロックドライバを有する複数個のロウのブ
ロック図である。 １・・・ロウ、 ９・・・１次電源配線。 １３・・・１次接地配線、 １５・・・２次電源配
線。 １７・・・２次接地配線、 １９・・・論理素子。 ２３・・・１次クロックドライバ。 ２５・・・クロック信号入力配線。 ２７・・・２次クロックドライバ。 ２９・・・クロック信号出力配線
Claims (3)
- （１）電源電位に接続される１次電源配線と、基準電位
に接続される１次接地配線と、 電源端及び接地端が前記１次電源配線及び１次接地配線
に接続され、且つクロック信号入力端にクロック信号が
入力される１次クロックドライバと、 前記１次クロックドライバに接続されるクロック信号入
力配線と、 前記１次電源配線に接続される第１の２次電源配線と、 前記１次接地配線に接続される第１の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
て前記１次クロックドライバに接続され電源端が前記第
１の２次電源配線に接続され、且つ接地端が前記第１の
２次接地配線に接続される第１の２次クロックドライバ
と、前記クロック信号によって同期が行なわれ、且つ前
記１次電源配線及び前記１次接地配線に接続される第１
の複数個の論理素子とを有し、且つ前記第１の２次クロ
ックドライバが前記１次電源配線及び前記１次接地配線
に近い端部に配置される第１ロウと、前記第１の２次ク
ロックドライバに接続される第１のクロック信号出力配
線と、 前記１次電源配線に接続される第２の２次電源配線と、 前記１次接地配線に接続される第２の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
て前記１次クロックドライバに接続され、電源端が前記
第２の２次電源配線に接続され、且つ接地端が前記第２
の２次接地配線に接続される第２の２次クロックドライ
バと前記クロック信号によって同期が行なわれ、且つ前
記１次電源配線及び前記１次接地配線に接続される第２
の複数個の論理素子とを有し、且つ前記第２の２次クロ
ンクドライバが前記１次電源配線及び前記１次接地配線
に近い端部に配置され、前記第１ロウの長手方向に関し
て前記第１ロウと平行に配置される第２ロウと、 前記第２の２次クロックドライバに接続される第２のク
ロック信号出力配線とを備えることを特徴とするクロッ
ク信号により制御される集積回路。 - （２）前記１次電源配線、前記１次接地配線及び前記ク
ロック信号入力配線が前記第１及び第２ロウの長手方向
に関して垂直に配置され、且つ前記第１の２次クロック
ドライバ及び第２の２次クロックドライバの上方に位置
することを特徴とする請求項（１）記載のクロック信号
により制御される集積回路。 - （３）電源電位に接続される第１の１次電源配線と、 基準電位に接続される第１の１次接地配線と、電源端及
び接地端が前記第１の１次電源配線及び前記第１の１次
接地配線に接続され、且つクロック信号入力端にクロッ
ク信号が入力される１次クロックドライバと、 前記１次クロックドライバに接続される第１のクロック
信号入力配線と、 前記第１の１次電源配線に接続される第１の２次電源配
線と、 前記第１の１次接地配線に接続される第１の２次接地配
線と、 電源電位に接続される第２の１次電源配線と、基準電位
に接続される第２の１次接地配線と、前記１次クロック
ドライバに接続される第２のクロック信号入力配線と、 前記第２の１次電源配線に接続される第２の２次電源配
線と、 前記第２の１次接地配線に接続される第２の２次接地配
線と、 クロック信号入力端が前記第１のクロック信号入力配線
を介して前記１次クロックドライバのクロック信号出力
端に接続され、電源端が前記第１の２次電源配線に接続
され、且つ接地端が前記第１の２次接地配線に接続され
る第１の２次クロックドライバと、前記クロック信号に
よって同期が行なわれ、且つ前記第１の１次電源配線及
び前記第１の１次接地配線に接続される第１の複数個の
論理素子と、クロック信号入力端が前記第２のクロック
信号入力配線を介して前記１次クロックドライバに接続
され、電源端が前記第２の２次電源配線に接続され、且
つ接地端が前記第２の２次接地配線に接続される第２の
２次クロックドライバと、前記クロック信号によって同
期が行なわれ、且つ前記第２の１次電源配線及び前記第
２の１次接地配線に接続される第２の複数個の論理素子
とを有する第１ロウと、 前記第１の２次クロックドライバのクロック信号出力端
に接続される第１のクロック信号出力配線と、 前記第２の２次クロックドライバのクロック信号出力端
に接続される第２のクロック信号出力配線と、 前記第１の１次電源配線に接続される第３の２次電源配
線と、 前記第１の１次接地配線に接続される第３の２次接地配
線と、 前記第２の１次電源配線に接続される第４の２次電源配
線と、 前記第２の１次接地配線に接続される第４の２次接地配
線と、 クロック信号入力端が前記第１のクロック信号入力配線
を介して、前記１次クロックドライバに接続され、電源
端が前記第３の２次電源配線に接続され、且つ接地端が
前記第３の２次接地配線に接続される第３の２次クロッ
クドライバと、前記クロック信号によって同期が行なわ
れ、且つ前記第１の１次電源配線及び前記第１の１次接
地配線に接続される第３の複数個の論理素子と、クロッ
ク信号入力端が前記第２のクロック信号入力配線を介し
て前記１次クロックドライバに接続され、電源端が前記
第４の２次電源配線に接続され、且つ接地端が前記第４
の２次接地配線に接続される第４の２次クロックドライ
バと、前記クロック信号によって同期が行なわれ、且つ
前記第２の１次電源配線及び前記第２の１次接地配線に
接続される第４の複数個の論理素子とを有する第２ロウ
と、前記第３の２次クロックドライバのクロック信号出
力端に接続される第３のクロック信号出力配線と、 前記第４の２次クロックドライバのクロック信号出力端
に接続される第４のクロック信号出力配線と、 を備え、前記第１の１次電源配線、第２の１次電源配線
及び前記第１の１次接地配線、第２の１次接地配線が前
記第１ロウ及び第２ロウの長手方向に関して垂直に配置
され、前記第１の２次クロックドライバ及び第３の２次
クロックドライバが前記第１の１次電源配線及び前記第
１の１次接地配線に近い前記第１ロウ及び第２ロウの端
部にそれぞれ配置され、且つ前記第２の２次クロックド
ライバ及び第４の２次クロックドライバが前記第２の１
次電源配線及び前記第２の１次接地配線に近い前記第１
ロウ及び第２ロウの端部にそれぞれ配置されることを特
徴とするクロック信号により制御される集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073286A JPH077809B2 (ja) | 1988-03-29 | 1988-03-29 | 集積回路 |
| US07/329,716 US4906872A (en) | 1988-03-29 | 1989-03-28 | Integrated circuit device |
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Applications Claiming Priority (1)
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- 1989-03-29 EP EP89303117A patent/EP0335697B1/en not_active Expired - Lifetime
- 1989-03-29 DE DE68925656T patent/DE68925656T2/de not_active Expired - Fee Related
- 1989-03-29 KR KR1019890003977A patent/KR950010871B1/ko not_active Expired - Fee Related
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| DE68925656D1 (de) | 1996-03-28 |
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