JPH0258352A - 半導体集積回路の試験回路 - Google Patents
半導体集積回路の試験回路Info
- Publication number
- JPH0258352A JPH0258352A JP21016988A JP21016988A JPH0258352A JP H0258352 A JPH0258352 A JP H0258352A JP 21016988 A JP21016988 A JP 21016988A JP 21016988 A JP21016988 A JP 21016988A JP H0258352 A JPH0258352 A JP H0258352A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- buffer
- cell
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し概要］
本発明はスキャン回路を内蔵したマスクスライス型半導
体集積回路（以下本明細書において大規模な半導体集積
回路をＬＳＩと略記する）の設計段階において、テスト
のため使用するように付加した回路で使用する素子の数
を削減するようにしたＬＳＩの試験回路に関し、 スキャン回路を含めた論理設計において試験用トランジ
スタ数・クロック伝送用配線網数及び論理設計者の負担
を軽減するようにしたＬＳＩの試験回路を提供すること
を目的とし、 クロックを印加しスキャン回路方式により半導体集積回
路の故障有無を試験する半導体集積回路の試験回路にお
いて、クロック人力用セルからバッファを介して基本セ
ルに到るクロック伝送用配線を、集積回路セル同士を結
ぶ他の配線とは独立して、且つ固定的に設けたことで構
成する。
体集積回路（以下本明細書において大規模な半導体集積
回路をＬＳＩと略記する）の設計段階において、テスト
のため使用するように付加した回路で使用する素子の数
を削減するようにしたＬＳＩの試験回路に関し、 スキャン回路を含めた論理設計において試験用トランジ
スタ数・クロック伝送用配線網数及び論理設計者の負担
を軽減するようにしたＬＳＩの試験回路を提供すること
を目的とし、 クロックを印加しスキャン回路方式により半導体集積回
路の故障有無を試験する半導体集積回路の試験回路にお
いて、クロック人力用セルからバッファを介して基本セ
ルに到るクロック伝送用配線を、集積回路セル同士を結
ぶ他の配線とは独立して、且つ固定的に設けたことで構
成する。
［産業上の利用分野］
本発明はスキャン回路を内蔵したマスクスライス型ＬＳ
Ｉの設計段階において、テストのため使用するように付
加した回路で使用する素子の数を削減するようにしたＬ
ＳＩの試験回路に関する。
Ｉの設計段階において、テストのため使用するように付
加した回路で使用する素子の数を削減するようにしたＬ
ＳＩの試験回路に関する。
半導体の高集積化されてＬＳＩとなるとき、その開発工
程において試験回路・試験用データバクーンの作成に要
する時間の割合が増大している。
程において試験回路・試験用データバクーンの作成に要
する時間の割合が増大している。
そのため容易に試験を行うため「スキャン回路方式」が
用いられているが、通常の回路に比べて複雑化し、トラ
ンジスタ数・ネット数が大幅に増加するので簡単化する
ことが要望された。
用いられているが、通常の回路に比べて複雑化し、トラ
ンジスタ数・ネット数が大幅に増加するので簡単化する
ことが要望された。
［従来の技術］
ＬＳＩは製造工程中に発生した故障の有無を検出するこ
とと、予め想定していた故障の何れが存在するかを調べ
ることがあるが、通常は前者のみで良く、製造ラインに
結果をフィードバックさせるためには後者を調べる。故
障有無の検出を行うとき、「試験容易化設計」により設
計・製造されたＬＳＩが、そうでない設計手法により設
計・製造されたものより、容易に試験のできることは当
然である。
とと、予め想定していた故障の何れが存在するかを調べ
ることがあるが、通常は前者のみで良く、製造ラインに
結果をフィードバックさせるためには後者を調べる。故
障有無の検出を行うとき、「試験容易化設計」により設
計・製造されたＬＳＩが、そうでない設計手法により設
計・製造されたものより、容易に試験のできることは当
然である。
ＬＳＩのテスト（前記の故障有無の検出）に使用できる
ものは、外部とのインタフェースとする人力ピンと出力
ビンのみである。これらのピンのみを用いて内部の故障
を検出するためには、まず入力ピンに印加すべき入カバ
ターン列と出力ピンに期待される応答出カバターン列を
予め作って置く。これらの入カバターン列と出カバター
ン列とを比較して両者が一致しておれば故障無し、一致
していなければ故障有りと判定する。
ものは、外部とのインタフェースとする人力ピンと出力
ビンのみである。これらのピンのみを用いて内部の故障
を検出するためには、まず入力ピンに印加すべき入カバ
ターン列と出力ピンに期待される応答出カバターン列を
予め作って置く。これらの入カバターン列と出カバター
ン列とを比較して両者が一致しておれば故障無し、一致
していなければ故障有りと判定する。
このとき順序回路のようにフリップフロップなどの記憶
回路を含むものは、内部記ｔａ状態の数が増大するので
、故障検出（テスト）が困難となるが、スキャン回路方
式により順序回路のテストを組合せ回路のテストに置換
えると、容易に実行できる。即ち、第３図に示すように
ＬＳＩの順序回路１内におけるフリップフロップ（以下
ＦＦと略記する） ２−１．２−２−２−ｎの状態を設
定するためのスキャン回路３を付加する。全Ｆ Ｆ ２
−１．２−２．−２−ｎの状態をスキャン回路３の入力
端子スキャンイン４から入力させたクロックにより、Ｆ
Ｆの状態を外部から直接的に設定できる。このときＦＦ
の出力点を外部入力ビンのように扱い、他ＯＦ Ｆの入
力点を外部出力ビンとして扱えるようにする。ハツチン
グをした部分が組合せ回路となるから、順序回路のテス
トを組合せ回路のテストに置換えて実行できる。このと
き全てのＦＦがシフトレジスフを構成するように接続さ
れていることが必要である。１個のスキャンクロックを
印加する毎にＦＦの状態がシフトして、スキャン回路３
の終端から順次に取り出される。
回路を含むものは、内部記ｔａ状態の数が増大するので
、故障検出（テスト）が困難となるが、スキャン回路方
式により順序回路のテストを組合せ回路のテストに置換
えると、容易に実行できる。即ち、第３図に示すように
ＬＳＩの順序回路１内におけるフリップフロップ（以下
ＦＦと略記する） ２−１．２−２−２−ｎの状態を設
定するためのスキャン回路３を付加する。全Ｆ Ｆ ２
−１．２−２．−２−ｎの状態をスキャン回路３の入力
端子スキャンイン４から入力させたクロックにより、Ｆ
Ｆの状態を外部から直接的に設定できる。このときＦＦ
の出力点を外部入力ビンのように扱い、他ＯＦ Ｆの入
力点を外部出力ビンとして扱えるようにする。ハツチン
グをした部分が組合せ回路となるから、順序回路のテス
トを組合せ回路のテストに置換えて実行できる。このと
き全てのＦＦがシフトレジスフを構成するように接続さ
れていることが必要である。１個のスキャンクロックを
印加する毎にＦＦの状態がシフトして、スキャン回路３
の終端から順次に取り出される。
以上のスキャン回路については、論理設計者がテスト用
にしか使用しない回路も含めて設計していた。
にしか使用しない回路も含めて設計していた。
［発明が解決しようとする課題］
したがってスキャン回路を含めて論理設計した場合に、
クロックに対するバッファ用トランジスタ数やクロック
伝送用配線網数が増加し、また論理設計者の負担となる
欠点が生じた。最近のＬ ＳＩではＦＦの使用数が数百
個乙こ達し、且つり【Ｉツク伝送のための配線を木構造
とする必要があり、クロックバッファを数十個使うこと
も生じている。
クロックに対するバッファ用トランジスタ数やクロック
伝送用配線網数が増加し、また論理設計者の負担となる
欠点が生じた。最近のＬ ＳＩではＦＦの使用数が数百
個乙こ達し、且つり【Ｉツク伝送のための配線を木構造
とする必要があり、クロックバッファを数十個使うこと
も生じている。
本発明の目的は前述の欠点を改蒼し、スキャン回路を含
めた論理設計において試験用トランジスタ数・クロ・ツ
ク伝送用配線網数及び論理設計者の負担を軽減するよう
にした半導体集積回路の試験回路を堤供することにある
。
めた論理設計において試験用トランジスタ数・クロ・ツ
ク伝送用配線網数及び論理設計者の負担を軽減するよう
にした半導体集積回路の試験回路を堤供することにある
。
［課題を解決するための手段］
クロックを印加しスキャン回路方式により半導体集積回
路の故障有無を試験する半導体集積回路の試験回路にお
いて、本発明は下記の構成としている。即ち、 クロック入力用セルからバッファを介して基本セルに到
るクロック伝送用配線を、他の配線とは独立して、且つ
固定的に設けたことで構成する。
路の故障有無を試験する半導体集積回路の試験回路にお
いて、本発明は下記の構成としている。即ち、 クロック入力用セルからバッファを介して基本セルに到
るクロック伝送用配線を、他の配線とは独立して、且つ
固定的に設けたことで構成する。
［作用１
本発明においては所定ＯＦＦまたはランチに対するクロ
ック伝送用配線が固定的に設けられているから、クロッ
クと他の信号とは明確に隔離されて伝送される。そのた
めスキャン回路の動作のためクロック及びＦＦなとの状
態信号の伝送が滑らかに出来る。クロック伝送に関連す
るトランジスタなどの素子・配線網の数を必要最小限と
するように設計者が容易に設計することが出来る。
ック伝送用配線が固定的に設けられているから、クロッ
クと他の信号とは明確に隔離されて伝送される。そのた
めスキャン回路の動作のためクロック及びＦＦなとの状
態信号の伝送が滑らかに出来る。クロック伝送に関連す
るトランジスタなどの素子・配線網の数を必要最小限と
するように設計者が容易に設計することが出来る。
［実施例］
第１図は本発明の第１実施例の構成を示すＬＳＩの概略
上面図である。第１図はマスクスライス型ＬＳｌ即ち入
出力セルと論理ゲートに相当する基本セルを格子状に整
列させて構成している。第１図において、１０はＬＳＩ
を全体的に示すもの、Ｉｌｌ、１１２−４１−ｎは人出
力セル、１２−１．１２−２−１２−ｎは基本セル列、
１３−１．１３−２ −は基本セル、１４はクロックバ
ッファ、１５はクロ・ツク伝送線を示す。
上面図である。第１図はマスクスライス型ＬＳｌ即ち入
出力セルと論理ゲートに相当する基本セルを格子状に整
列させて構成している。第１図において、１０はＬＳＩ
を全体的に示すもの、Ｉｌｌ、１１２−４１−ｎは人出
力セル、１２−１．１２−２−１２−ｎは基本セル列、
１３−１．１３−２ −は基本セル、１４はクロックバ
ッファ、１５はクロ・ツク伝送線を示す。
クロック伝送線１５はアルミニウムまたはポリシリコン
により固定的に配線し、基本セル同士を配線するものと
同じ材料であって良いが、配線上の信号は別である。ク
ロックはクロックバッファ１４として動作する人出力セ
ルの成る一つ１１−２に外部から印加される。そしてバ
ッファ１４から伝送綿１５−１により基本セル列１２−
１．１２−２ −へ分配し、次いで伝送線１５−２によ
り基本セルへ分配される。
により固定的に配線し、基本セル同士を配線するものと
同じ材料であって良いが、配線上の信号は別である。ク
ロックはクロックバッファ１４として動作する人出力セ
ルの成る一つ１１−２に外部から印加される。そしてバ
ッファ１４から伝送綿１５−１により基本セル列１２−
１．１２−２ −へ分配し、次いで伝送線１５−２によ
り基本セルへ分配される。
囚本セルのうら論理ユニントセル１６に対してはそのス
キャンクロック端子からクロックが印加される。クロッ
クバッファ１４と伝送Ｌ５ｆ１５−１は図のＦ方の辺に
沿って配置しても差し支えないし、論理ユニットセル１
６も他の場所へ配置して良い。
キャンクロック端子からクロックが印加される。クロッ
クバッファ１４と伝送Ｌ５ｆ１５−１は図のＦ方の辺に
沿って配置しても差し支えないし、論理ユニットセル１
６も他の場所へ配置して良い。
第２図は本発明の他の実施例の構成を示す図である。第
２図において１４４．１４−２−４４−ｎはクロックバ
ッファで基本セル列１２−１．１２−２−の上端部に配
置し、クロックを増幅整形する。そして各基本セル列の
基本セルに設けられた論理ユニットがあれば、そのユニ
ットに伝送′ｇＡ１５−２を介して伝送する。伝送線１
５−２は１５−３と示すように多層構造のＬＳＩにおい
て、２Ｎ以上のアルミ配線を基本セル内部位置を通すこ
とも出来る。
２図において１４４．１４−２−４４−ｎはクロックバ
ッファで基本セル列１２−１．１２−２−の上端部に配
置し、クロックを増幅整形する。そして各基本セル列の
基本セルに設けられた論理ユニットがあれば、そのユニ
ットに伝送′ｇＡ１５−２を介して伝送する。伝送線１
５−２は１５−３と示すように多層構造のＬＳＩにおい
て、２Ｎ以上のアルミ配線を基本セル内部位置を通すこ
とも出来る。
［発明の効果］
このようにして本発明によると、スキャン回路による故
障検出のため使用するクロックが適切に伝送され、伝送
用バッファ・配線網が少数に整理されている。また故障
検出部を論理設計する設計者にとって設計がやり易く、
負担増加がないのでＬＳＩ設計工数が減少し、製品がよ
り早くできる効果を有する。
障検出のため使用するクロックが適切に伝送され、伝送
用バッファ・配線網が少数に整理されている。また故障
検出部を論理設計する設計者にとって設計がやり易く、
負担増加がないのでＬＳＩ設計工数が減少し、製品がよ
り早くできる効果を有する。
第１図は本発明の第１実施例の構成を示す図、第２図は
同第２実施例の構成を示す図、第３図は従来のＬＳＩ試
験回路の構成を示す図である。 ０−ＬＳｌ １１−１．１１−２−人出力セル １２−［１２−２−基本セル列 １４ クロックバッファ
同第２実施例の構成を示す図、第３図は従来のＬＳＩ試
験回路の構成を示す図である。 ０−ＬＳｌ １１−１．１１−２−人出力セル １２−［１２−２−基本セル列 １４ クロックバッファ
Claims (1)
- 【特許請求の範囲】 クロックを印加しスキャン回路方式により半導体集積回
路の故障有無を試験する半導体集積回路の試験回路にお
いて、 クロック入力用セルからバッファを介して基本セルに到
るクロック伝送用配線を、集積回路セル同士を結ぶ他の
配線とは独立して、且つ固定的に設けたこと を特徴とする半導体集積回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21016988A JPH0258352A (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21016988A JPH0258352A (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258352A true JPH0258352A (ja) | 1990-02-27 |
Family
ID=16584917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21016988A Pending JPH0258352A (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113673A (ja) * | 1990-09-03 | 1992-04-15 | Mitsubishi Electric Corp | ゲートアレイ |
| US5315242A (en) * | 1991-05-16 | 1994-05-24 | Nec Corporation | Method for measuring AC specifications of microprocessor |
-
1988
- 1988-08-24 JP JP21016988A patent/JPH0258352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113673A (ja) * | 1990-09-03 | 1992-04-15 | Mitsubishi Electric Corp | ゲートアレイ |
| US5315242A (en) * | 1991-05-16 | 1994-05-24 | Nec Corporation | Method for measuring AC specifications of microprocessor |
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