JPH04114511A - Ｃｍｏｓインバータ - Google Patents
ＣｍｏｓインバータInfo
- Publication number
- JPH04114511A JPH04114511A JP2234791A JP23479190A JPH04114511A JP H04114511 A JPH04114511 A JP H04114511A JP 2234791 A JP2234791 A JP 2234791A JP 23479190 A JP23479190 A JP 23479190A JP H04114511 A JPH04114511 A JP H04114511A
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- JP
- Japan
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- mos transistor
- channel mos
- potential
- circuit
- transistor
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インバータに関し、特にＣＭＯＳインバータ
の回路構成に関する。
の回路構成に関する。
ＣＭＯＳトランジスタ接続によるインバータ（以下ＣＭ
ＯＳインバータと記す）の基本的な回路構成は、電源電
圧端子とグランド端子との間にＰチャンネルＭＯ８トラ
ンジスタとＮチャンネルＭＯＳトランジスタとを直列に
接続した構成である。
ＯＳインバータと記す）の基本的な回路構成は、電源電
圧端子とグランド端子との間にＰチャンネルＭＯ８トラ
ンジスタとＮチャンネルＭＯＳトランジスタとを直列に
接続した構成である。
そして、このＣＭＯＳインバータは論理回路を構成する
基本的な回路の一つであるので、半導体集積回路におい
ては非常に多数用いられる。
基本的な回路の一つであるので、半導体集積回路におい
ては非常に多数用いられる。
ところで、ＣＭＯＳインバータは、上述のように半導体
集積回路に多数用いられているので、これらが同時に動
作すると、信号が反転する際の電荷の移動量が大きく、
このため、ノイズが発生しやすい。
集積回路に多数用いられているので、これらが同時に動
作すると、信号が反転する際の電荷の移動量が大きく、
このため、ノイズが発生しやすい。
従来、このようなＣＭＯＳインバータにおけるノイズの
発生を防ぐ色々な方法が工夫されている。
発生を防ぐ色々な方法が工夫されている。
この、ノイズを防ぐ方法の一つに、ＣＭＯＳインバータ
の出力信号の振幅の大きさを制限することによって、反
転速度を緩やかなものにし、電荷の移動量を制御する方
法がある。
の出力信号の振幅の大きさを制限することによって、反
転速度を緩やかなものにし、電荷の移動量を制御する方
法がある。
第３図（ａ）に、このような対策を施したＣＭＯＳイン
バータの一例の回路構成を示す。
バータの一例の回路構成を示す。
このＣＭＯＳインバータでは、ＰチャンネルＭＯＳトラ
ンジスタロ１とＮチャンネルＭＯＳトランジスタＱ２と
を直列に接続して各々のゲートを入力端子１に接続した
基本的なＣＭＯＳインバータに対して、第３図（ａ）に
示すように、電源電圧端子２とＰチャンネルＭＯ８トラ
ンジスタＱ、のソースとの間にＮチャンネルＭＯ８トラ
ンジスタＱ３を接続し、このＮチャンネルＭＯＳトラジ
スタＱ３のゲートを電源電圧端子２に接続してゲート電
位を電源電圧ＶＤＤに固定した回路構成となっている。
ンジスタロ１とＮチャンネルＭＯＳトランジスタＱ２と
を直列に接続して各々のゲートを入力端子１に接続した
基本的なＣＭＯＳインバータに対して、第３図（ａ）に
示すように、電源電圧端子２とＰチャンネルＭＯ８トラ
ンジスタＱ、のソースとの間にＮチャンネルＭＯ８トラ
ンジスタＱ３を接続し、このＮチャンネルＭＯＳトラジ
スタＱ３のゲートを電源電圧端子２に接続してゲート電
位を電源電圧ＶＤＤに固定した回路構成となっている。
このような回路構成にすると、ＰチャンネルＭＯ８トラ
ンジスタＱ１のソース電位は、電源電圧ＶＤＤよりＮチ
ャンネルＭＯ８トランジスタＱ３のしきい値電圧（ＶＴ
Ｎとする）分だけ低い電位となる。
ンジスタＱ１のソース電位は、電源電圧ＶＤＤよりＮチ
ャンネルＭＯ８トランジスタＱ３のしきい値電圧（ＶＴ
Ｎとする）分だけ低い電位となる。
従って、第３図（ｂ）に入出力信号の波形を示すように
、ロウレベル入力信号か入力されてＰチャンネルＭＯ３
トランジスタＱ１が導通し、出力端子３にハイレベル出
力信号が出力されている時、その電位の値は（Ｖ ＤＤ
−Ｖ ＴＮ）となって、電源電圧ＶＤＤまでは上り切ら
ない。
、ロウレベル入力信号か入力されてＰチャンネルＭＯ３
トランジスタＱ１が導通し、出力端子３にハイレベル出
力信号が出力されている時、その電位の値は（Ｖ ＤＤ
−Ｖ ＴＮ）となって、電源電圧ＶＤＤまでは上り切ら
ない。
すなわち、ハイレベル出力信号の電位が制限されるので
、出力信号の反転速度はゆるやかなものになる。
、出力信号の反転速度はゆるやかなものになる。
上述した従来のＣＭＯＳインバータては、ハイレベル出
力信号の電位が、電源電圧よりＮチャンネルＭＯ８トラ
ンジスタＱ３のしきい値電圧骨たけ低い値（ｖＤｏ−Ｖ
ｌＮ）になっている。
力信号の電位が、電源電圧よりＮチャンネルＭＯ８トラ
ンジスタＱ３のしきい値電圧骨たけ低い値（ｖＤｏ−Ｖ
ｌＮ）になっている。
このため、このＣＭＯＳインバータの次段に同種のイン
バータが接続されている場合には、駆動側ＣＭ ＯＳイ
ンバータのハイレベル出力信号の電位の値によっては、
次段のインバータで、ＰチャンネルＭＯ８トランジスタ
とＮチャンネルＭＯＳトランジスタとが同時に導通状態
になって、消費電力が増大してしまうことがあるという
問題が起る。
バータが接続されている場合には、駆動側ＣＭ ＯＳイ
ンバータのハイレベル出力信号の電位の値によっては、
次段のインバータで、ＰチャンネルＭＯ８トランジスタ
とＮチャンネルＭＯＳトランジスタとが同時に導通状態
になって、消費電力が増大してしまうことがあるという
問題が起る。
本発明のＣＭＯＳインバータは、反転回路を構成するＭ
ＯＳトランジスタの電源側端子とこれに対応する電源電
圧端子との間に反転速度制御回路を設けた形のＣＭＯＳ
インバータにおいて、前記反転速度制御回路と並列に出
力電圧レベル保障回路を設けたことを特徴とする。
ＯＳトランジスタの電源側端子とこれに対応する電源電
圧端子との間に反転速度制御回路を設けた形のＣＭＯＳ
インバータにおいて、前記反転速度制御回路と並列に出
力電圧レベル保障回路を設けたことを特徴とする。
次に、本発明について、図面を参照して説明する。
第１図（ａ）は、本発明の第１の実施例の回路構成を示
す回路図であり、第１図（ｂ）は、この第１の実施例に
おける入出力信号の動作波形を示す図である。
す回路図であり、第１図（ｂ）は、この第１の実施例に
おける入出力信号の動作波形を示す図である。
本実施例の回路構成は、第１図（ａ）に示すように、第
３図に示す従来のＣＭＯＳインバータに対して、反転速
度制御用のＮチャンネルＭＯ５トランジスタＱ３に並列
にＰチャンネルＭＯＳトランジスタＱ４を接続し、この
ＰチャンネルＭｏｓトランジスタＱ４のゲートを入力端
子１に接続した構成になっている。
３図に示す従来のＣＭＯＳインバータに対して、反転速
度制御用のＮチャンネルＭＯ５トランジスタＱ３に並列
にＰチャンネルＭＯＳトランジスタＱ４を接続し、この
ＰチャンネルＭｏｓトランジスタＱ４のゲートを入力端
子１に接続した構成になっている。
このＰチャンネルＭＯ８トランジスタＱ４の電流供給能
力は、後述の回路の動作説明からも分るように、Ｎチャ
ンネルＭＯ８）ランシスタＱ３の電流供給能力に比べて
、はるかに小さく設計しておく。
力は、後述の回路の動作説明からも分るように、Ｎチャ
ンネルＭＯ８）ランシスタＱ３の電流供給能力に比べて
、はるかに小さく設計しておく。
次に、このＣＭＯＳインバータの動作について説明する
。
。
先ず、入力信号がハイレベルからロウレベルに変化する
と、ＰチャンネルＭＯ８トランジスタＱ１及びＱ４がオ
ン状態になる。
と、ＰチャンネルＭＯ８トランジスタＱ１及びＱ４がオ
ン状態になる。
又、ＮチャンネルＭＯＳトランジスタＱ３については、
ゲート電位が常にドレイン電位と同じであるため、この
ＮチャンネルＭＯ８トランジスタもオン状態になる。
ゲート電位が常にドレイン電位と同じであるため、この
ＮチャンネルＭＯ８トランジスタもオン状態になる。
従って、この時には、ＰチャンネルＭＯ８トランジスタ
Ｑ、は、ＰチャンネルＭＯ８トランジスタＱ４及びＮチ
ャンネルＭｏｓトランジスタＱ３から電流の供給を受け
て、次段の負荷回路（図示せず）を駆動する。
Ｑ、は、ＰチャンネルＭＯ８トランジスタＱ４及びＮチ
ャンネルＭｏｓトランジスタＱ３から電流の供給を受け
て、次段の負荷回路（図示せず）を駆動する。
ところが、この場合、ＮチャンネルＭＯＳトランジスタ
Ｑ３の電流供給能力の方がＰチャンネルＭＯ８トランジ
スタＱ４の電流供給能力よりもはるかに大きいので、初
期の段階では、負荷回路は主にこのＮチャンネルＭＯＳ
トランジスタＱ３から供給される電流によって駆動され
る。
Ｑ３の電流供給能力の方がＰチャンネルＭＯ８トランジ
スタＱ４の電流供給能力よりもはるかに大きいので、初
期の段階では、負荷回路は主にこのＮチャンネルＭＯＳ
トランジスタＱ３から供給される電流によって駆動され
る。
出力信号のハイレベルの電位は、この動作によって従来
のＣＭＯＳインバータと同様に、第１図（ｂ）に示すよ
うに、電源電圧からＮチャンネル−ＭＯＳトランジスタ
Ｑ３のしきい値電圧分下った電位（ＭＤＩ）−ｖＴＮ）
マチ上昇スル。
のＣＭＯＳインバータと同様に、第１図（ｂ）に示すよ
うに、電源電圧からＮチャンネル−ＭＯＳトランジスタ
Ｑ３のしきい値電圧分下った電位（ＭＤＩ）−ｖＴＮ）
マチ上昇スル。
その後、出力信号の電位が（Ｖ ｎｏ Ｖ ＴＮ）に
達した後は、ＮチャンネルＭＯＳトランジスタＱ３がオ
フ状態となるので、ＰチャンネルＭＯ８トランジスタＱ
４だけが小さな電流で、出力端子の電位を徐徐に持ち上
げて行く。
達した後は、ＮチャンネルＭＯＳトランジスタＱ３がオ
フ状態となるので、ＰチャンネルＭＯ８トランジスタＱ
４だけが小さな電流で、出力端子の電位を徐徐に持ち上
げて行く。
そして、出力信号の電位は、最終的には、電源電圧ＶＤ
Ｄと同じ値になる。
Ｄと同じ値になる。
すなわち、本実施例においては、出力信号がロウレベル
からハイレベルに反転する時、初期の段階では振幅が制
限されているので、反転速度は従来のＣＭＯＳインバー
タと同様にゆるやかであって、しかも、最終的には、ハ
イレベル出力信号の電位が電源電圧と同じ値になる。
からハイレベルに反転する時、初期の段階では振幅が制
限されているので、反転速度は従来のＣＭＯＳインバー
タと同様にゆるやかであって、しかも、最終的には、ハ
イレベル出力信号の電位が電源電圧と同じ値になる。
次に、本発明の第２の実施例について説明する。
第２図（ａ）は、本発明の第２の実施例の回路構成を示
す回路図である。第２図（ｂ）は、この第２の実施例に
おける入出力信号の動作波形を示す図である。
す回路図である。第２図（ｂ）は、この第２の実施例に
おける入出力信号の動作波形を示す図である。
本実施例では、第２図（ａ）に示すように、第１図（ａ
）に示す第１の実施例に対して、ＮチャンネルＭＯＳト
ランジスタのソースとグランド端子４との間にも、並列
に接続したＰチャンネルＭＯ８トランジスタＱ５及びＮ
チャンネルＭＯＳトランジスタＱ６を設けである。
）に示す第１の実施例に対して、ＮチャンネルＭＯＳト
ランジスタのソースとグランド端子４との間にも、並列
に接続したＰチャンネルＭＯ８トランジスタＱ５及びＮ
チャンネルＭＯＳトランジスタＱ６を設けである。
ＰチャンネルＭＯ８トランジスタＱ６のゲートをグラン
ド端子４に接続し、ＮチャンネルＭＯＳトランジスタＱ
６のゲートを入力端子１に接続している。
ド端子４に接続し、ＮチャンネルＭＯＳトランジスタＱ
６のゲートを入力端子１に接続している。
なお、この２つのＭＯＳトランジスタの電流供給能力は
、ＰチャンネルＭＯ８トランジスタＱ５の方がはるかに
大きいように設計しである。
、ＰチャンネルＭＯ８トランジスタＱ５の方がはるかに
大きいように設計しである。
このような回路構成にすると、入力信号がロウレベルか
らハイレベルに変化して出力信号がロウレベルからハイ
レベルに変化する時、最初の段階では、次段の負荷回路
の電荷は、主にＰチャンネルＭＯ８トランジスタＱ５を
流れる電流によって放電され、出力信号のロウレベルの
電位は、第２図（ｂ）に示すように、グランド電位（零
とする）よりＰチャンネルＭＯＳトランジスタロ５のし
きい値電圧（ＶＴＲとする）分だけ高い値にまで下がる
。
らハイレベルに変化して出力信号がロウレベルからハイ
レベルに変化する時、最初の段階では、次段の負荷回路
の電荷は、主にＰチャンネルＭＯ８トランジスタＱ５を
流れる電流によって放電され、出力信号のロウレベルの
電位は、第２図（ｂ）に示すように、グランド電位（零
とする）よりＰチャンネルＭＯＳトランジスタロ５のし
きい値電圧（ＶＴＲとする）分だけ高い値にまで下がる
。
その後は、このＰチャンネルＭＯ３トランジスタＱ５が
オフ状態になるので、ＮチャンネルＭＯＳトランジスタ
Ｑ８を流れる小さな電流だけで放電されて、ロウレベル
出力信号の電位は徐徐に低下し、最終的にはグランド電
位と同じくなる。
オフ状態になるので、ＮチャンネルＭＯＳトランジスタ
Ｑ８を流れる小さな電流だけで放電されて、ロウレベル
出力信号の電位は徐徐に低下し、最終的にはグランド電
位と同じくなる。
入力信号がハイレベルからロウレベルに変化シ、出力信
号がロウレベルからハイレベルニｉ 化する時の動作に
ついては、第１の実施例と同じ動作をする。
号がロウレベルからハイレベルニｉ 化する時の動作に
ついては、第１の実施例と同じ動作をする。
従って、本実施例では、出力信号がロウレベルからハイ
レベルに変化する時でも、反対にハイレベルからロウレ
ベルに変化する時でも、その反転速度はゆるやかであり
、最終的な出力信号の電位の値は、電源電圧及びグラン
ド電位と同じ値になる。
レベルに変化する時でも、反対にハイレベルからロウレ
ベルに変化する時でも、その反転速度はゆるやかであり
、最終的な出力信号の電位の値は、電源電圧及びグラン
ド電位と同じ値になる。
以上説明したように、本発明にょ′れば、ＣＭＯＳイン
バータにおいて、出力信号の振幅を、電源電圧とグラン
ド電位との間をフルスイングさせ、しかもその反転速度
をゆるやかなものに制御することができるので、論理回
路の消費電力を増大させることなく、ノイズの発生を抑
えることができる。
バータにおいて、出力信号の振幅を、電源電圧とグラン
ド電位との間をフルスイングさせ、しかもその反転速度
をゆるやかなものに制御することができるので、論理回
路の消費電力を増大させることなく、ノイズの発生を抑
えることができる。
第１図（ａ）及び（ｂ）は、本発明の第１の実絶倒の回
路構成を示す回路図及び入出力信号の動作波形を示す図
、第２図（ａ）及び（ｂ）は、本発明の第２の実施例の
回路構成を示す回路図及び入出力信号の動作波形を示す
図、第３図（ａ）及び（ｂ）は、従来のＣＭＯＳインバ
ータの回路構成を示す回路図及び入出力信号の動作波形
を示す図である。 １・・・入力端子、２・・・電源電圧端子、３・・・出
力端子、４・・・グランド端子。
路構成を示す回路図及び入出力信号の動作波形を示す図
、第２図（ａ）及び（ｂ）は、本発明の第２の実施例の
回路構成を示す回路図及び入出力信号の動作波形を示す
図、第３図（ａ）及び（ｂ）は、従来のＣＭＯＳインバ
ータの回路構成を示す回路図及び入出力信号の動作波形
を示す図である。 １・・・入力端子、２・・・電源電圧端子、３・・・出
力端子、４・・・グランド端子。
Claims (1)
- 【特許請求の範囲】 反転回路を構成するＭＯＳトランジスタの電源側端子と
これに対応する電源電圧端子との間に反転速度制御回路
を設けた形のＣＭＯＳインバータにおいて、 前記反転速度制御回路と並列に出力電圧レベル保障回路
を設けたことを特徴とするＣＭＯＳインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234791A JPH04114511A (ja) | 1990-09-05 | 1990-09-05 | Ｃｍｏｓインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234791A JPH04114511A (ja) | 1990-09-05 | 1990-09-05 | Ｃｍｏｓインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114511A true JPH04114511A (ja) | 1992-04-15 |
Family
ID=16976446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234791A Pending JPH04114511A (ja) | 1990-09-05 | 1990-09-05 | Ｃｍｏｓインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9201779A (nl) * | 1991-10-14 | 1993-05-03 | Mitsubishi Electric Corp | Werkwijze en inrichting voor een met hoge snelheid werkend uitgangsorgaan. |
-
1990
- 1990-09-05 JP JP2234791A patent/JPH04114511A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9201779A (nl) * | 1991-10-14 | 1993-05-03 | Mitsubishi Electric Corp | Werkwijze en inrichting voor een met hoge snelheid werkend uitgangsorgaan. |
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