JPH04337923A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04337923A JPH04337923A JP3110396A JP11039691A JPH04337923A JP H04337923 A JPH04337923 A JP H04337923A JP 3110396 A JP3110396 A JP 3110396A JP 11039691 A JP11039691 A JP 11039691A JP H04337923 A JPH04337923 A JP H04337923A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路、特に
たとえばスイッチング・ノイズの小さい出力バッファ回
路に関する。
たとえばスイッチング・ノイズの小さい出力バッファ回
路に関する。
【０００２】
【従来の技術】従来、この種の出力バッファ回路として
は、たとえば特開昭６１−２１６５１８に開示されたも
のがある。図５に示すようにこの回路は、出力最終段に
おける出力端子ＯＵＴに接続されたＰＭＯＳ出力トラン
ジスタ５８のゲート端子ａ５１と、出力端子ＯＵＴに接
続されたＮＭＯＳ出力トランジスタ５７のゲート端子ａ
５２との間に、ＰＭＯＳ出力トランジスタ５１及びＮＭ
ＯＳ出力トランジスタ５４から成るトランスファ・ゲー
トＴＧを設け、このトランスファ・ゲートＴＧを制御信
号Ｃによってオン・オフに制御するものである。トラン
スファ・ゲートＴＧがオフであれば、出力端子ＯＵＴは
「ハイ・インピーダンス状態」となる。また、トランス
ファ・ゲートＴＧがオンであれば、出力端子ＯＵＴには
出力信号用の入力端子Ｄと同じ論理レベルが生じて出力
バッファ回路は「出力状態」となる。なお、論理機能に
関する各トランジスタのより詳細な説明は上記公報に詳
述されているので省略し、本発明に直接関係のあるスイ
ッチング・ノイズの大きさの低減効果について特に説明
する。
は、たとえば特開昭６１−２１６５１８に開示されたも
のがある。図５に示すようにこの回路は、出力最終段に
おける出力端子ＯＵＴに接続されたＰＭＯＳ出力トラン
ジスタ５８のゲート端子ａ５１と、出力端子ＯＵＴに接
続されたＮＭＯＳ出力トランジスタ５７のゲート端子ａ
５２との間に、ＰＭＯＳ出力トランジスタ５１及びＮＭ
ＯＳ出力トランジスタ５４から成るトランスファ・ゲー
トＴＧを設け、このトランスファ・ゲートＴＧを制御信
号Ｃによってオン・オフに制御するものである。トラン
スファ・ゲートＴＧがオフであれば、出力端子ＯＵＴは
「ハイ・インピーダンス状態」となる。また、トランス
ファ・ゲートＴＧがオンであれば、出力端子ＯＵＴには
出力信号用の入力端子Ｄと同じ論理レベルが生じて出力
バッファ回路は「出力状態」となる。なお、論理機能に
関する各トランジスタのより詳細な説明は上記公報に詳
述されているので省略し、本発明に直接関係のあるスイ
ッチング・ノイズの大きさの低減効果について特に説明
する。
【０００３】いま出力バッファ回路が「出力状態」にあ
り、出力信号用の入力端子ＤがＨレベルにあったとする
。この時、端子ａ５１及び端子ａ５２は共にＬレベルと
なっており、出力端子ＯＵＴはＨレベルとなっている。 ここで入力端子ＤがＨレベルからＬレベルに遷移すると
、端子ａ５１と端子ａ５２がＬレベルからＨレベルに変
化し、ＰＭＯＳ出力トランジスタ５８がオフし、ＮＭＯ
Ｓ出力トランジスタ５７がオンして、出力端子ＯＵＴは
ＨレベルからＬレベルへと変化してゆく。この時、出力
最終段のＰＭＯＳ出力トランジスタ５８とＮＭＯＳ出力
トランジスタ５７のゲート電極との間に、トランスファ
・ゲートＴＧが設けられているので、このトランスファ
・ゲートＴＧのオン抵抗と寄生容量とによって、端子ａ
５１のレベルが上昇してから、端子ａ５２のレベルが上
昇するまでに一定の遅延が生じる。従ってＰＭＯＳ出力
トランジスタ５８がまずオフした後に、ＮＭＯＳ出力ト
ランジスタ５７がオンする事となり、最終段の２個の出
力トランジスタ５７及び５８が同時にオン状態にならな
いので無用な貫通電流をなくせ、スイッチング・ノイズ
の低減を図る事ができる。
り、出力信号用の入力端子ＤがＨレベルにあったとする
。この時、端子ａ５１及び端子ａ５２は共にＬレベルと
なっており、出力端子ＯＵＴはＨレベルとなっている。 ここで入力端子ＤがＨレベルからＬレベルに遷移すると
、端子ａ５１と端子ａ５２がＬレベルからＨレベルに変
化し、ＰＭＯＳ出力トランジスタ５８がオフし、ＮＭＯ
Ｓ出力トランジスタ５７がオンして、出力端子ＯＵＴは
ＨレベルからＬレベルへと変化してゆく。この時、出力
最終段のＰＭＯＳ出力トランジスタ５８とＮＭＯＳ出力
トランジスタ５７のゲート電極との間に、トランスファ
・ゲートＴＧが設けられているので、このトランスファ
・ゲートＴＧのオン抵抗と寄生容量とによって、端子ａ
５１のレベルが上昇してから、端子ａ５２のレベルが上
昇するまでに一定の遅延が生じる。従ってＰＭＯＳ出力
トランジスタ５８がまずオフした後に、ＮＭＯＳ出力ト
ランジスタ５７がオンする事となり、最終段の２個の出
力トランジスタ５７及び５８が同時にオン状態にならな
いので無用な貫通電流をなくせ、スイッチング・ノイズ
の低減を図る事ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術の回路構成では以下のような問題が存在する。
来技術の回路構成では以下のような問題が存在する。
【０００５】まず、実際の集積回路では、図６に示すよ
うに、出力トランジスタ、例えばＮＭＯＳ出力トランジ
スタＮ５０のソースと接地電位ＧＮＤとの間に寄生イン
ダクタンスＬＧが存在している。このため、出力バッフ
ァ回路の電流駆動能力を大きくするために最終段の出力
トランジスタのディメンジョン（ゲート幅／ゲート長で
決まる値）を大きくすると、出力端子ＯＵＴがＨレベル
からＬレベルに変化する時、出力端子ＯＵＴに接続され
た負荷容量ＣＬから接地電位ＧＮＤに瞬間的に大きなピ
ーク電流ＩＤが流れ、寄生インダクタンスＬＧに大きな
ノイズ電圧ＶＧＮが発生する。このように、貫通電流を
防止しても、なお大きなスイッチング・ノイズが発生す
る。 もちろん図５に示した従来の回路においても、トランス
ファ・ゲートＴＧを構成する各トランジスタのディメン
ジョンを小さくすれば、出力トランジスタのゲート電位
の遷移時間が長くなるので、ノイズ電圧ＶＧＮをある程
度小さくする事ができる。しかし、こうした方法では、
負荷容量ＣＬが著るしく大きい時、出力端子ＯＵＴの電
荷が充分少なくなる前にゲート電位が遷移してしまい、
結局ノイズ電圧を充分に小さくするには至らなかった。
うに、出力トランジスタ、例えばＮＭＯＳ出力トランジ
スタＮ５０のソースと接地電位ＧＮＤとの間に寄生イン
ダクタンスＬＧが存在している。このため、出力バッフ
ァ回路の電流駆動能力を大きくするために最終段の出力
トランジスタのディメンジョン（ゲート幅／ゲート長で
決まる値）を大きくすると、出力端子ＯＵＴがＨレベル
からＬレベルに変化する時、出力端子ＯＵＴに接続され
た負荷容量ＣＬから接地電位ＧＮＤに瞬間的に大きなピ
ーク電流ＩＤが流れ、寄生インダクタンスＬＧに大きな
ノイズ電圧ＶＧＮが発生する。このように、貫通電流を
防止しても、なお大きなスイッチング・ノイズが発生す
る。 もちろん図５に示した従来の回路においても、トランス
ファ・ゲートＴＧを構成する各トランジスタのディメン
ジョンを小さくすれば、出力トランジスタのゲート電位
の遷移時間が長くなるので、ノイズ電圧ＶＧＮをある程
度小さくする事ができる。しかし、こうした方法では、
負荷容量ＣＬが著るしく大きい時、出力端子ＯＵＴの電
荷が充分少なくなる前にゲート電位が遷移してしまい、
結局ノイズ電圧を充分に小さくするには至らなかった。
【０００６】一方、ノイズ低減の他の従来技術として、
例えば特開昭６１−２４４１２４等によって開示された
方法がある。この出力バッファ回路は、出力バッファの
最終段を、少なくとも一方の電源電位（例えば接地電位
ＧＮＤ）と出力端子の間に並列接続した複数対の出力ト
ランジスタで構成されている。この方法においては、例
えば出力端子がＨレベルからＬレベルに遷移する際、ま
ず第１のＮＭＯＳ出力トランジスタをオンし、一定時間
経過して出力端子の電位が低下した後、第２のＮＭＯＳ
出力トランジスタをオンにする。この結果、最大のノイ
ズ源である放電開始直後のピーク電流を小さくでき、し
かも出力バッファ回路全体の電流駆動能力を落とす必要
はない。しかし、このように出力最終段を並列接続した
複数対の出力トランジスタで構成する従来技術の回路で
は、各出力トランジスタのオン、オフの時差制御のため
の回路が複雑であり素子数が多いという問題がある。例
えばこの文献の回路においては２４個のＭＯＳトランジ
スタを必要とする。また、ゲートアレイのように多数の
入出力回路の搭載を要求される分野においては、出力バ
ッファ回路は、幅が狭く縦長な領域に形成する事が好ま
しい。しかしながらこの従来技術では、出力端子に直接
ドレインが接続され、ラッチアップ対策等のため大きな
面積を要する出力トランジスタ対が多数存在するために
、パターン・レイアウト上も不利であった。
例えば特開昭６１−２４４１２４等によって開示された
方法がある。この出力バッファ回路は、出力バッファの
最終段を、少なくとも一方の電源電位（例えば接地電位
ＧＮＤ）と出力端子の間に並列接続した複数対の出力ト
ランジスタで構成されている。この方法においては、例
えば出力端子がＨレベルからＬレベルに遷移する際、ま
ず第１のＮＭＯＳ出力トランジスタをオンし、一定時間
経過して出力端子の電位が低下した後、第２のＮＭＯＳ
出力トランジスタをオンにする。この結果、最大のノイ
ズ源である放電開始直後のピーク電流を小さくでき、し
かも出力バッファ回路全体の電流駆動能力を落とす必要
はない。しかし、このように出力最終段を並列接続した
複数対の出力トランジスタで構成する従来技術の回路で
は、各出力トランジスタのオン、オフの時差制御のため
の回路が複雑であり素子数が多いという問題がある。例
えばこの文献の回路においては２４個のＭＯＳトランジ
スタを必要とする。また、ゲートアレイのように多数の
入出力回路の搭載を要求される分野においては、出力バ
ッファ回路は、幅が狭く縦長な領域に形成する事が好ま
しい。しかしながらこの従来技術では、出力端子に直接
ドレインが接続され、ラッチアップ対策等のため大きな
面積を要する出力トランジスタ対が多数存在するために
、パターン・レイアウト上も不利であった。
【０００７】このように、一対の出力トランジスタのゲ
ート間にトランスファ・ゲートを設けた従来技術の回路
では、負荷容量が大きい時に、充分なノイズの低減が達
成できないという欠点があった。また、最終段を複数対
の出力トランジスタで構成する従来技術においては、素
子数が多くなり、パターン・レイアウト上不利であると
いう欠点があった。
ート間にトランスファ・ゲートを設けた従来技術の回路
では、負荷容量が大きい時に、充分なノイズの低減が達
成できないという欠点があった。また、最終段を複数対
の出力トランジスタで構成する従来技術においては、素
子数が多くなり、パターン・レイアウト上不利であると
いう欠点があった。
【０００８】本発明はこのような従来技術の欠点を解消
し、高速でスイッチング・ノイズの発生が小さく、素子
数の少ない出力バッファ回路を提供することを目的とす
る。
し、高速でスイッチング・ノイズの発生が小さく、素子
数の少ない出力バッファ回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体素子により構成される出力バッフ
ァ回路は、第１の半導体素子および第２の半導体素子に
より構成される出力最終段と、第１の半導体素子および
第２の半導体素子のゲート端子間に配設されるとともに
、このバッファ回路の出力端子に接続されるスイッチ手
段とを有する。また、このスイッチ手段は、第１の半導
体素子のゲート端子より第２の半導体素子のゲート端子
へ至る第１の経路の間に設けられた第３の半導体素子と
、第１の半導体素子のゲート端子より第２の半導体素子
のゲート端子へ至る第２の経路の間に設けられた第４の
半導体素子とを含み、第３の半導体素子および第４の半
導体素子のゲート端子がこの回路の出力端子に接続され
ている。
決するために、半導体素子により構成される出力バッフ
ァ回路は、第１の半導体素子および第２の半導体素子に
より構成される出力最終段と、第１の半導体素子および
第２の半導体素子のゲート端子間に配設されるとともに
、このバッファ回路の出力端子に接続されるスイッチ手
段とを有する。また、このスイッチ手段は、第１の半導
体素子のゲート端子より第２の半導体素子のゲート端子
へ至る第１の経路の間に設けられた第３の半導体素子と
、第１の半導体素子のゲート端子より第２の半導体素子
のゲート端子へ至る第２の経路の間に設けられた第４の
半導体素子とを含み、第３の半導体素子および第４の半
導体素子のゲート端子がこの回路の出力端子に接続され
ている。
【００１０】
【作用】本発明によれば、入力端子に入力された信号が
変化した場合、出力端子の電位変化によりスイッチ手段
の所定の半導体素子が導通することによって、第１の半
導体素子と第２の半導体素子が、同一のタイミングで導
通することが無いように制御される。
変化した場合、出力端子の電位変化によりスイッチ手段
の所定の半導体素子が導通することによって、第１の半
導体素子と第２の半導体素子が、同一のタイミングで導
通することが無いように制御される。
【００１１】
【実施例】次に添付図面を参照して本発明による出力バ
ッファ回路の実施例を詳細に説明する。
ッファ回路の実施例を詳細に説明する。
【００１２】図１には本発明の出力バッファ回路の一実
施例を示す回路図が示されている。同図において、端子
ＯＵＴは出力バッファ回路の出力端子、端子Ｃは出力バ
ッファ回路を「ハイインピーダンス」か「出力状態」か
のいずれかに制御するための制御信号端子、端子Ｄは出
力バッファが「出力状態」にあるときに出力端子ＯＵＴ
の論理レベルを決定するための出力信号用の入力端子で
ある。また、端子ＶＣＣ１は集積回路内部の電源電圧Ｖ
ＣＣ１に接続される電源端子、端子ＧＮＤ１は集積回路
内部の接地電位に接続される接地端子である。
施例を示す回路図が示されている。同図において、端子
ＯＵＴは出力バッファ回路の出力端子、端子Ｃは出力バ
ッファ回路を「ハイインピーダンス」か「出力状態」か
のいずれかに制御するための制御信号端子、端子Ｄは出
力バッファが「出力状態」にあるときに出力端子ＯＵＴ
の論理レベルを決定するための出力信号用の入力端子で
ある。また、端子ＶＣＣ１は集積回路内部の電源電圧Ｖ
ＣＣ１に接続される電源端子、端子ＧＮＤ１は集積回路
内部の接地電位に接続される接地端子である。
【００１３】本実施例における出力バッファ回路は、出
力端子ＯＵＴを直接駆動する最終段Ｆと、出力端子ＯＵ
Ｔに出力される信号の制御を行なう制御回路Ｋを有する
。制御回路Ｋは、ＰＭＯＳトランジスタＰ１１，Ｐ１２
、ＮＭＯＳトランジスタＮ１１，Ｎ１２およびインバー
タＩＮＶ１１により構成されている。制御回路Ｋにおい
て、まず制御信号端子ＣがインバータＩＮＶ１１の入力
に接続され、ＩＮＶ１１の出力がノードｎ１０に接続さ
れている。次にＰＭＯＳトランジスタＰ１１のソースが
電源端子ＶＣＣ１に、ゲートが入力端子Ｄに、ドレイン
がノードｎ１１にそれぞれ接続されている。また、ＰＭ
ＯＳトランジスタＰ１２のソースがＶＣＣ１に、ゲート
が制御信号端子Ｃに、ドレインがノードｎ１１にそれぞ
れ接続されている。さらに、ＮＭＯＳトランジスタＮ１
１のソースがＧＮＤ１にゲートが入力端子Ｄに、ドレイ
ンがノードｎ１２にそれぞれ接続されている。また、Ｎ
ＭＯＳトランジスタＮ１２のソースが端子ＧＮＤ１に、
ゲートがノードｎ１０に、ドレインがノードｎ１２にそ
れぞれ接続されている。
力端子ＯＵＴを直接駆動する最終段Ｆと、出力端子ＯＵ
Ｔに出力される信号の制御を行なう制御回路Ｋを有する
。制御回路Ｋは、ＰＭＯＳトランジスタＰ１１，Ｐ１２
、ＮＭＯＳトランジスタＮ１１，Ｎ１２およびインバー
タＩＮＶ１１により構成されている。制御回路Ｋにおい
て、まず制御信号端子ＣがインバータＩＮＶ１１の入力
に接続され、ＩＮＶ１１の出力がノードｎ１０に接続さ
れている。次にＰＭＯＳトランジスタＰ１１のソースが
電源端子ＶＣＣ１に、ゲートが入力端子Ｄに、ドレイン
がノードｎ１１にそれぞれ接続されている。また、ＰＭ
ＯＳトランジスタＰ１２のソースがＶＣＣ１に、ゲート
が制御信号端子Ｃに、ドレインがノードｎ１１にそれぞ
れ接続されている。さらに、ＮＭＯＳトランジスタＮ１
１のソースがＧＮＤ１にゲートが入力端子Ｄに、ドレイ
ンがノードｎ１２にそれぞれ接続されている。また、Ｎ
ＭＯＳトランジスタＮ１２のソースが端子ＧＮＤ１に、
ゲートがノードｎ１０に、ドレインがノードｎ１２にそ
れぞれ接続されている。
【００１４】さらに、ノードｎ１１とノードｎ１２の間
にスイッチ部Ｓが設けられている。スイッチ部Ｓは制御
信号端子Ｃより入力した制御信号Ｃによりオン、オフ制
御されるスイッチであり、このスイッチ部Ｓがオフのと
きには出力端子ＯＵＴがハイインピーダンス状態になる
。スイッチ部Ｓは、ＰＭＯＳトランジスタＰ１３，Ｐ１
４、ＮＭＯＳトランジスタＮ１３，Ｎ１４より構成され
ている。スイッチ部Ｓにおいて、ＮＭＯＳトランジスタ
Ｎ１３のソースがノードｎ１２に、ゲートが制御信号端
子Ｃに、ドレインがＮＭＯＳトランジスタＮ１４のソー
スにそれぞれ接続されている。また、ＮＭＯＳトランジ
スタＮ１４のゲートが出力端子ＯＵＴに、ドレインがノ
ードｎ１１にそれぞれ接続される。さらに、ＰＭＯＳト
ランジスタＰ１３のソースがノードｎ１１に、ゲートが
ノードｎ１０に、ドレインがＰＭＯＳトランジスタＰ１
４のソースにそれぞれ接続されている。また、ＰＭＯＳ
トランジスタＰ１４のゲートが出力端子ＯＵＴに、ドレ
インがノードｎ１２にそれぞれ接続されている。このよ
うにスイッチ部Ｓは、出力端子ＯＵＴの電位によって直
接制御されるＭＯＳトランジスタ、ＰＭＯＳトランジス
タＰ１４とＮＭＯＳトランジスタＮ１４を有する。また
、出力バッファ回路が大容量の負荷を駆動する場合でも
、スイッチ部Ｓにより負荷の充放電が充分進行するまで
、最終段Ｆの出力トランジスタの電流駆動能力を小さく
抑えることが可能である。
にスイッチ部Ｓが設けられている。スイッチ部Ｓは制御
信号端子Ｃより入力した制御信号Ｃによりオン、オフ制
御されるスイッチであり、このスイッチ部Ｓがオフのと
きには出力端子ＯＵＴがハイインピーダンス状態になる
。スイッチ部Ｓは、ＰＭＯＳトランジスタＰ１３，Ｐ１
４、ＮＭＯＳトランジスタＮ１３，Ｎ１４より構成され
ている。スイッチ部Ｓにおいて、ＮＭＯＳトランジスタ
Ｎ１３のソースがノードｎ１２に、ゲートが制御信号端
子Ｃに、ドレインがＮＭＯＳトランジスタＮ１４のソー
スにそれぞれ接続されている。また、ＮＭＯＳトランジ
スタＮ１４のゲートが出力端子ＯＵＴに、ドレインがノ
ードｎ１１にそれぞれ接続される。さらに、ＰＭＯＳト
ランジスタＰ１３のソースがノードｎ１１に、ゲートが
ノードｎ１０に、ドレインがＰＭＯＳトランジスタＰ１
４のソースにそれぞれ接続されている。また、ＰＭＯＳ
トランジスタＰ１４のゲートが出力端子ＯＵＴに、ドレ
インがノードｎ１２にそれぞれ接続されている。このよ
うにスイッチ部Ｓは、出力端子ＯＵＴの電位によって直
接制御されるＭＯＳトランジスタ、ＰＭＯＳトランジス
タＰ１４とＮＭＯＳトランジスタＮ１４を有する。また
、出力バッファ回路が大容量の負荷を駆動する場合でも
、スイッチ部Ｓにより負荷の充放電が充分進行するまで
、最終段Ｆの出力トランジスタの電流駆動能力を小さく
抑えることが可能である。
【００１５】最終段ＦはＰＭＯＳトランジスタＰ１０と
ＮＭＯＳトランジスタＮ１０により構成されている。最
終段Ｆにおいては、ＰＭＯＳ出力トランジスタＰ１０の
ソースがＶＣＣ１に、ゲートが制御回路Ｋのノードｎ１
１に、ドレインが出力端子ＯＵＴに接続されている。ま
た、ＮＭＯＳトランジスタＮ１０のソースがＧＮＤ１に
、ゲートが制御回路Ｋのノードｎ１２に、ドレインが出
力端子ＯＵＴにそれぞれ接続されている。
ＮＭＯＳトランジスタＮ１０により構成されている。最
終段Ｆにおいては、ＰＭＯＳ出力トランジスタＰ１０の
ソースがＶＣＣ１に、ゲートが制御回路Ｋのノードｎ１
１に、ドレインが出力端子ＯＵＴに接続されている。ま
た、ＮＭＯＳトランジスタＮ１０のソースがＧＮＤ１に
、ゲートが制御回路Ｋのノードｎ１２に、ドレインが出
力端子ＯＵＴにそれぞれ接続されている。
【００１６】次に図１に示した実施例の動作を説明する
。
。
【００１７】まず、出力バッファ回路の「ハイインピー
ダンス状態」について説明する。制御信号ＣがＬレベル
であると、ノードｎ１０がＨレベルとなりスイッチ部Ｓ
のＮＭＯＳトランジスタＮ１３及びＰＭＯＳトランジス
タＰ１３が共にオフになる。従って、入力端子Ｄ及び出
力端子ＯＵＴの論理レベルにかかわらず、スイッチ部Ｓ
はオフする。一方、ＮＭＯＳトランジスタＮ１２及びＰ
ＭＯＳトランジスタＰ１２がオンするので、ノードｎ１
１はＨレベルに、ノードｎ１２はＬレベルになり、ＰＭ
ＯＳ出力トランジスタＰ１０とＮＭＯＳ出力トランジス
タＮ１０はいずれもオフとなる。この結果出力端子ＯＵ
Ｔはハイインピーダンス状態となる。
ダンス状態」について説明する。制御信号ＣがＬレベル
であると、ノードｎ１０がＨレベルとなりスイッチ部Ｓ
のＮＭＯＳトランジスタＮ１３及びＰＭＯＳトランジス
タＰ１３が共にオフになる。従って、入力端子Ｄ及び出
力端子ＯＵＴの論理レベルにかかわらず、スイッチ部Ｓ
はオフする。一方、ＮＭＯＳトランジスタＮ１２及びＰ
ＭＯＳトランジスタＰ１２がオンするので、ノードｎ１
１はＨレベルに、ノードｎ１２はＬレベルになり、ＰＭ
ＯＳ出力トランジスタＰ１０とＮＭＯＳ出力トランジス
タＮ１０はいずれもオフとなる。この結果出力端子ＯＵ
Ｔはハイインピーダンス状態となる。
【００１８】次に「出力状態」における動作を説明する
。
。
【００１９】図２は本実施例における出力バッファ回路
の「出力状態」における各ノードの電圧波形の一例が示
されている。同図において、電圧ＶＯＵＴは出力端子Ｏ
ＵＴの電圧を、電圧ＶＴＮはＮＭＯＳトランジスタのス
レッショルド電圧を、電圧ＶＴＰはＰＭＯＳトランジス
タのスレッショルド電圧をそれぞれ示している。
の「出力状態」における各ノードの電圧波形の一例が示
されている。同図において、電圧ＶＯＵＴは出力端子Ｏ
ＵＴの電圧を、電圧ＶＴＮはＮＭＯＳトランジスタのス
レッショルド電圧を、電圧ＶＴＰはＰＭＯＳトランジス
タのスレッショルド電圧をそれぞれ示している。
【００２０】なお図２には、本実施例と図５に示した従
来技術の差が明確になるように、図５の出力バッファ回
路における出力端子ＯＵＴ及び内部接地電位ＧＮＤ１の
電圧波形が破線にて併せて示されている。いま、制御信
号端子ＣがＬレベルからＨレベルに変化したとすると、
ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタ
Ｎ１２がオフとなり、スイッチ部ＳのＰＭＯＳトランジ
スタＰ１３とＮＭＯＳトランジスタＮ１３がオンとなる
。一方、出力端子ＯＵＴの初期状態は制御信号端子Ｃが
Ｌレベルであったためハイインピーダンス状態であるの
で、出力端子ＯＵＴの電位が外部の負荷容量ＣＬの初期
状態によって定まる。すなわち、出力端子ＯＵＴの初期
状態がＨレベルであればＮＭＯＳトランジスタＮ１４が
、またＬレベルであればＰＭＯＳトランジスタＰ１４が
オンするので、出力端子ＯＵＴの電位にかかわらずスイ
ッチ部Ｓは導通状態となる。この時、図２に示すように
入力端子ＤがＨレベルであると、ＰＭＯＳトランジスタ
Ｐ１１はオフであり、ＮＭＯＳトランジスタＮ１１はオ
ンになるので、ノードｎ１２の電位はＬレベルに保持さ
れる。一方、スイッチ部Ｓは導通状態にあるので、ノー
ドｎ１１の電位は降下してＬレベルとなる。従って、Ｎ
ＭＯＳ出力トランジスタＮ１０はオフ状態が保持される
一方、ＰＭＯＳ出力トランジスタＳ１０はオンとなり、
出力端子ＯＵＴはＨレベルとなる。なお、図２のノード
１１の電圧波形において、電位の降下する速さが一時遅
くなっている部分ｑがあるが、これについては後述する
。
来技術の差が明確になるように、図５の出力バッファ回
路における出力端子ＯＵＴ及び内部接地電位ＧＮＤ１の
電圧波形が破線にて併せて示されている。いま、制御信
号端子ＣがＬレベルからＨレベルに変化したとすると、
ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタ
Ｎ１２がオフとなり、スイッチ部ＳのＰＭＯＳトランジ
スタＰ１３とＮＭＯＳトランジスタＮ１３がオンとなる
。一方、出力端子ＯＵＴの初期状態は制御信号端子Ｃが
Ｌレベルであったためハイインピーダンス状態であるの
で、出力端子ＯＵＴの電位が外部の負荷容量ＣＬの初期
状態によって定まる。すなわち、出力端子ＯＵＴの初期
状態がＨレベルであればＮＭＯＳトランジスタＮ１４が
、またＬレベルであればＰＭＯＳトランジスタＰ１４が
オンするので、出力端子ＯＵＴの電位にかかわらずスイ
ッチ部Ｓは導通状態となる。この時、図２に示すように
入力端子ＤがＨレベルであると、ＰＭＯＳトランジスタ
Ｐ１１はオフであり、ＮＭＯＳトランジスタＮ１１はオ
ンになるので、ノードｎ１２の電位はＬレベルに保持さ
れる。一方、スイッチ部Ｓは導通状態にあるので、ノー
ドｎ１１の電位は降下してＬレベルとなる。従って、Ｎ
ＭＯＳ出力トランジスタＮ１０はオフ状態が保持される
一方、ＰＭＯＳ出力トランジスタＳ１０はオンとなり、
出力端子ＯＵＴはＨレベルとなる。なお、図２のノード
１１の電圧波形において、電位の降下する速さが一時遅
くなっている部分ｑがあるが、これについては後述する
。
【００２１】次に、出力端子ＯＵＴがＨレベルからＬレ
ベルに遷移する場合について説明する。「出力状態」に
おいては、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタＮ１２は常にオフである。いま、時刻ｔＯａ
において入力端子ＤがＨレベルからＬレベルに遷移する
と、ＮＭＯＳトランジスタＮ１１がオフに、ＰＭＯＳト
ランジスタＰ１１がオンとなる。これにより、時刻ｔ１
ａでノードｎ１１がＬレベルからＨレベルに変化し、Ｐ
ＭＯＳ出力トランジスタＰ１０がオフとなる。一方、ス
イッチ部Ｓにおいては、ＮＭＯＳトランジスタＮ１３及
びＰＭＯＳトランジスタＰ１３がそれぞれオンしている
。また、この時点で出力端子ＯＵＴの電圧ＶＯＵＴはＨ
レベルであるので、ＮＭＯＳトランジスタＮ１４がオン
、ＰＭＯＳトランジスタＰ１４がオフである。
ベルに遷移する場合について説明する。「出力状態」に
おいては、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタＮ１２は常にオフである。いま、時刻ｔＯａ
において入力端子ＤがＨレベルからＬレベルに遷移する
と、ＮＭＯＳトランジスタＮ１１がオフに、ＰＭＯＳト
ランジスタＰ１１がオンとなる。これにより、時刻ｔ１
ａでノードｎ１１がＬレベルからＨレベルに変化し、Ｐ
ＭＯＳ出力トランジスタＰ１０がオフとなる。一方、ス
イッチ部Ｓにおいては、ＮＭＯＳトランジスタＮ１３及
びＰＭＯＳトランジスタＰ１３がそれぞれオンしている
。また、この時点で出力端子ＯＵＴの電圧ＶＯＵＴはＨ
レベルであるので、ＮＭＯＳトランジスタＮ１４がオン
、ＰＭＯＳトランジスタＰ１４がオフである。
【００２２】従って、ノードｎ１１からｎ１２への充電
が、スイッチ部ＳにおけるＮＭＯＳ出力トランジスタＮ
１４及びＮ１３を通ってなされ、ノードｎ１２の電位は
上昇する。ノードｎ１２の電位が上昇すると、スイッチ
部ＳにおけるＮＭＯＳトランジスタＮ１３及びＮ１４の
ソース電位が上昇する事となり（即ちＮＭＯＳトランジ
スタＮ１３及びＮ１４のゲート・ソース電圧が減少する
事となり）、スイッチ部Ｓを流れる電流は減少する。こ
の結果、図示するごとく時刻ｔ２ａにおいて、ノードｎ
１２の電位上昇は、ＶＯＵＴ−ＶＴＮ′（ＶＴＮ′は基
板効果を含んだＮＭＯＳトランジスタのスレッショルド
電圧（ＶＴＮ′＞ＶＴＮ））付近で一時停止する。この
とき一般にＶＣＣ＝５Ｖでは数１に示す値になる。
が、スイッチ部ＳにおけるＮＭＯＳ出力トランジスタＮ
１４及びＮ１３を通ってなされ、ノードｎ１２の電位は
上昇する。ノードｎ１２の電位が上昇すると、スイッチ
部ＳにおけるＮＭＯＳトランジスタＮ１３及びＮ１４の
ソース電位が上昇する事となり（即ちＮＭＯＳトランジ
スタＮ１３及びＮ１４のゲート・ソース電圧が減少する
事となり）、スイッチ部Ｓを流れる電流は減少する。こ
の結果、図示するごとく時刻ｔ２ａにおいて、ノードｎ
１２の電位上昇は、ＶＯＵＴ−ＶＴＮ′（ＶＴＮ′は基
板効果を含んだＮＭＯＳトランジスタのスレッショルド
電圧（ＶＴＮ′＞ＶＴＮ））付近で一時停止する。この
とき一般にＶＣＣ＝５Ｖでは数１に示す値になる。
【００２３】
【数１】
【００２４】従って、ＮＭＯＳ出力トランジスタＮ１０
がオンしＶＯＵＴは低下し始める。さらに、時刻ｔ３ａ
においてこの出力電圧ＶＯＵＴが充分低下してＶｏｕｔ
≪ＶＣＣ−ＶＴＰとなると、スイッチ部ＳのＰＭＯＳト
ランジスタＰ１４がオンし、ノードｎ１１からノードｎ
１２への充電はＰＭＯＳトランジスタＰ１３とＰ１４と
を通ってなされるようになる。この結果ノードｎ１２は
ＶＣＣまで上昇し、ＮＭＯＳ出力トランジスタＮ１０が
充分な電流駆動能力を持つようになる。なお、出力電圧
ＶＯＵＴがＶＯＵＴ＜ＶＴＮまでさがるとＮＭＯＳトラ
ンジスタＮ１４はオフとなるが、ＰＭＯＳトランジスタ
Ｐ１３及びＰ１４がオンしているので、スイッチ部Ｓは
導通のままである。
がオンしＶＯＵＴは低下し始める。さらに、時刻ｔ３ａ
においてこの出力電圧ＶＯＵＴが充分低下してＶｏｕｔ
≪ＶＣＣ−ＶＴＰとなると、スイッチ部ＳのＰＭＯＳト
ランジスタＰ１４がオンし、ノードｎ１１からノードｎ
１２への充電はＰＭＯＳトランジスタＰ１３とＰ１４と
を通ってなされるようになる。この結果ノードｎ１２は
ＶＣＣまで上昇し、ＮＭＯＳ出力トランジスタＮ１０が
充分な電流駆動能力を持つようになる。なお、出力電圧
ＶＯＵＴがＶＯＵＴ＜ＶＴＮまでさがるとＮＭＯＳトラ
ンジスタＮ１４はオフとなるが、ＰＭＯＳトランジスタ
Ｐ１３及びＰ１４がオンしているので、スイッチ部Ｓは
導通のままである。
【００２５】このように本実施例では、出力の放電開始
直後におけるＮＭＯＳ出力トランジスタＮ１０のゲート
電圧が小さくおさえられるので、最大のノイズ源となる
放電開始直後のピーク電流を小さくできる。従って図２
に示すように、内部接地線ＧＮＤ１に生じるノイズ電圧
ＶＧＮを従来の１／２程度に小さくできる。また、放電
が充分進行した時点（ｔ３ａ）においても、ＮＭＯＳ出
力トランジスタＮ１０のゲートには充分な電圧ＶＣＣが
加わるので電流駆動能力を損なう事はない。また、この
時点では出力端子の電圧が小さくなっているので、ＮＭ
ＯＳ出力トランジスタＮ１０の能力が大きくなってもノ
イズ電圧ＶＧＮへの影響は小さい。
直後におけるＮＭＯＳ出力トランジスタＮ１０のゲート
電圧が小さくおさえられるので、最大のノイズ源となる
放電開始直後のピーク電流を小さくできる。従って図２
に示すように、内部接地線ＧＮＤ１に生じるノイズ電圧
ＶＧＮを従来の１／２程度に小さくできる。また、放電
が充分進行した時点（ｔ３ａ）においても、ＮＭＯＳ出
力トランジスタＮ１０のゲートには充分な電圧ＶＣＣが
加わるので電流駆動能力を損なう事はない。また、この
時点では出力端子の電圧が小さくなっているので、ＮＭ
ＯＳ出力トランジスタＮ１０の能力が大きくなってもノ
イズ電圧ＶＧＮへの影響は小さい。
【００２６】次に出力端子ＯＵＴがＬレベルからＨレベ
ルに遷移する場合について説明する。まず、時刻Ｔ０ｂ
において入力端子ＤがＬレベルからＨレベルに変化する
。この結果、ＰＭＯＳトランジスタＰ１１がオフに、Ｎ
ＭＯＳトランジスタＮ１１がオンになる。これにより、
時刻Ｔ１ｂでノードｎ１２がＨレベルからＬレベルに遷
移し、ＮＭＯＳ出力トランジスタＮ１０がオフとなる。
ルに遷移する場合について説明する。まず、時刻Ｔ０ｂ
において入力端子ＤがＬレベルからＨレベルに変化する
。この結果、ＰＭＯＳトランジスタＰ１１がオフに、Ｎ
ＭＯＳトランジスタＮ１１がオンになる。これにより、
時刻Ｔ１ｂでノードｎ１２がＨレベルからＬレベルに遷
移し、ＮＭＯＳ出力トランジスタＮ１０がオフとなる。
【００２７】一方、スイッチ部ＳにおいてはＰＭＯＳト
ランジスタＰ１３及びＮＭＯＳトランジスタＮ１３がオ
ンしている。また、この時点で出力端子ＯＵＴの出力電
圧ＶＯＵＴがＬレベルであるので、ＰＭＯＳトランジス
タＰ１４がオンであり、ＮＭＯＳ出力トランジスタＮ１
４がオフである。従ってｎノード１１の電荷がＰＭＯＳ
トランジスタＰ１３及びＰ１４を通してノードｎ１２へ
放電されノードｎ１１の電位は降下する。ノードｎ１１
の電位が降下すると、スイッチ部ＳにおけるＰＭＯＳト
ランジスタＰ１３及びＰ１４のソース電位が降下する事
となり（すなわちＰＭＯＳトランジスタＰ１３及びＰ１
４のゲート・ソース電圧が減少する事となり）、スイッ
チ部Ｓを流れる電流は減少する。この結果、図示するご
とく時刻Ｔ２ｂにおいて、ノードｎ１１の電位の降下は
｜ＶＴＰ′｜（ＶＴＰ′は基板効果を含んだＰＭＯＳト
ランジスタのスレッショルド電圧）付近で一時停止する
。（図中のｑ′部分）この時、ＰＭＯＳ出力トランジス
タＰ１０のゲート電圧は数２に示す値となる。
ランジスタＰ１３及びＮＭＯＳトランジスタＮ１３がオ
ンしている。また、この時点で出力端子ＯＵＴの出力電
圧ＶＯＵＴがＬレベルであるので、ＰＭＯＳトランジス
タＰ１４がオンであり、ＮＭＯＳ出力トランジスタＮ１
４がオフである。従ってｎノード１１の電荷がＰＭＯＳ
トランジスタＰ１３及びＰ１４を通してノードｎ１２へ
放電されノードｎ１１の電位は降下する。ノードｎ１１
の電位が降下すると、スイッチ部ＳにおけるＰＭＯＳト
ランジスタＰ１３及びＰ１４のソース電位が降下する事
となり（すなわちＰＭＯＳトランジスタＰ１３及びＰ１
４のゲート・ソース電圧が減少する事となり）、スイッ
チ部Ｓを流れる電流は減少する。この結果、図示するご
とく時刻Ｔ２ｂにおいて、ノードｎ１１の電位の降下は
｜ＶＴＰ′｜（ＶＴＰ′は基板効果を含んだＰＭＯＳト
ランジスタのスレッショルド電圧）付近で一時停止する
。（図中のｑ′部分）この時、ＰＭＯＳ出力トランジス
タＰ１０のゲート電圧は数２に示す値となる。
【００２８】
【数２】
【００２９】したがって、ＰＭＯＳ出力トランジスタＰ
１０はオンしＶＯＵＴは上昇し始める。さらに時刻Ｔ３
ｂにおいて、この出力電圧ＶＯＵＴが充分に上昇してＶ
ＯＵＴ≫ＶＴＮとなるとＮＭＯＳトランジスタＮ１４が
オンし、ノードｎ１１からノードｎ１２への放電がＮＭ
ＯＳトランジスタＮ１４及びＮ１３を通ってなされる事
となり、ノードｎ１１は接地電位０Ｖまで降下する。こ
の結果、ＰＭＯＳ出力トランジスタＰ１０が充分な電流
駆動能力を持つようになる。なお、出力電圧ＶＯＵＴが
ＶＯＵＴ＞（ＶＣＣ−ＶＴＰ）まで上昇すると、ＰＭＯ
ＳトランジスタＰ１４はオフとなるが、ＮＭＯＳトラン
ジスタＮ１３及びＮ１４がオンしているのでスイッチ部
Ｓは導通状態のままである。
１０はオンしＶＯＵＴは上昇し始める。さらに時刻Ｔ３
ｂにおいて、この出力電圧ＶＯＵＴが充分に上昇してＶ
ＯＵＴ≫ＶＴＮとなるとＮＭＯＳトランジスタＮ１４が
オンし、ノードｎ１１からノードｎ１２への放電がＮＭ
ＯＳトランジスタＮ１４及びＮ１３を通ってなされる事
となり、ノードｎ１１は接地電位０Ｖまで降下する。こ
の結果、ＰＭＯＳ出力トランジスタＰ１０が充分な電流
駆動能力を持つようになる。なお、出力電圧ＶＯＵＴが
ＶＯＵＴ＞（ＶＣＣ−ＶＴＰ）まで上昇すると、ＰＭＯ
ＳトランジスタＰ１４はオフとなるが、ＮＭＯＳトラン
ジスタＮ１３及びＮ１４がオンしているのでスイッチ部
Ｓは導通状態のままである。
【００３０】このように本実施例においては、出力端子
ＯＵＴのＬレベルからＨレベルへの遷移時においても、
負荷の充電開始直後のＰＭＯＳ出力トランジスタＰ１０
のゲート・ソース電圧を小さく抑えられる事から、最大
のノイズ源である充電開始直後のピーク電流を小さくお
さえる事ができ、ノイズの低減が図れる。
ＯＵＴのＬレベルからＨレベルへの遷移時においても、
負荷の充電開始直後のＰＭＯＳ出力トランジスタＰ１０
のゲート・ソース電圧を小さく抑えられる事から、最大
のノイズ源である充電開始直後のピーク電流を小さくお
さえる事ができ、ノイズの低減が図れる。
【００３１】なお、ハイインピーダンス状態から「出力
状態」への遷移の説明において、前述したノードｎ１１
の電圧波形における部分ｑは、出力端子０ＵＴのＬレベ
ルからＨレベルへ遷移する際にノードｎ１１の電圧波形
が一時平坦になる（部分ｑ′）と同様にスイッチ部Ｓの
働らきによるものである。すなわち、「ハイ・インピー
ダンス状態」から「出力状態」に遷移する場合において
も、出力トランジスタのゲート・ソース電圧が一時点に
小さくおさえられるので、ノイズの発生は小さなものに
できる。
状態」への遷移の説明において、前述したノードｎ１１
の電圧波形における部分ｑは、出力端子０ＵＴのＬレベ
ルからＨレベルへ遷移する際にノードｎ１１の電圧波形
が一時平坦になる（部分ｑ′）と同様にスイッチ部Ｓの
働らきによるものである。すなわち、「ハイ・インピー
ダンス状態」から「出力状態」に遷移する場合において
も、出力トランジスタのゲート・ソース電圧が一時点に
小さくおさえられるので、ノイズの発生は小さなものに
できる。
【００３２】図３は、各出力バッファ回路のＮ個の出力
が、同時にＨレベルからＬレベルに遷移したとき、集積
回路内部の接地線ＧＮＤ１に生じるノイズ電圧ＶＧＮの
ピーク値ＶＧＰを示すグラフである。グラフの値は回路
シミュレーションによって得たもので、上記の集積回路
内部の接地線ＧＮＤ１と外部の接地線ＧＮＤとの間の寄
生インダクタンスＬはＬ＝１５ｎＨとした。図３におけ
る曲線Ａは上述した本実施例の出力バッファ回路、曲線
Ｂは特開昭６１−２１６５１８に開示された従来技術の
出力バッファ回路、曲線Ｃは特開昭６１−２４４１２４
によって開示された従来技術の出力バッファ回路をそれ
ぞれ示したものである。比較のため各出力バッファ回路
とも、出力のシンク電流（ＩＯＬ）２４ｍＡに対してＬ
レベル電圧（ＶＯＬ）を０．４Ｖ以下に保証するものと
し、また、各制御トランジスタのディメンジョンは一律
とした。図示されるように本実施例におけるノイズの大
きさは、曲線Ｂで示される回路の約１／２と小さく、ま
た曲線Ｃの回路のものとほぼ同程度である。前記したよ
うに、曲線Ｃの回路はトランジスタ数が２４個と多いの
に対して、本実施例の回路は図１から判るように１２個
のＭＯＳトランジスタで実現できる。このように本実施
例では、少ない素子数でノイズ発生の少ない出力バッフ
ァ回路が得られる。
が、同時にＨレベルからＬレベルに遷移したとき、集積
回路内部の接地線ＧＮＤ１に生じるノイズ電圧ＶＧＮの
ピーク値ＶＧＰを示すグラフである。グラフの値は回路
シミュレーションによって得たもので、上記の集積回路
内部の接地線ＧＮＤ１と外部の接地線ＧＮＤとの間の寄
生インダクタンスＬはＬ＝１５ｎＨとした。図３におけ
る曲線Ａは上述した本実施例の出力バッファ回路、曲線
Ｂは特開昭６１−２１６５１８に開示された従来技術の
出力バッファ回路、曲線Ｃは特開昭６１−２４４１２４
によって開示された従来技術の出力バッファ回路をそれ
ぞれ示したものである。比較のため各出力バッファ回路
とも、出力のシンク電流（ＩＯＬ）２４ｍＡに対してＬ
レベル電圧（ＶＯＬ）を０．４Ｖ以下に保証するものと
し、また、各制御トランジスタのディメンジョンは一律
とした。図示されるように本実施例におけるノイズの大
きさは、曲線Ｂで示される回路の約１／２と小さく、ま
た曲線Ｃの回路のものとほぼ同程度である。前記したよ
うに、曲線Ｃの回路はトランジスタ数が２４個と多いの
に対して、本実施例の回路は図１から判るように１２個
のＭＯＳトランジスタで実現できる。このように本実施
例では、少ない素子数でノイズ発生の少ない出力バッフ
ァ回路が得られる。
【００３３】なお、本実施例は、トライステート出力バ
ッファ回路に限らず、トーテムポール型の出力バッファ
回路に適用しても効果がある。図４は本発明における第
２の実施例として、トーテムポール型出力バッファ回路
が示されている。図４において、端子Ｄは入力端子、端
子ＯＵＴは出力端子、ＧＮＤ１は集積回路内部の接地線
、ＶＣＣ１は集積回路内部の電源電圧線である。
ッファ回路に限らず、トーテムポール型の出力バッファ
回路に適用しても効果がある。図４は本発明における第
２の実施例として、トーテムポール型出力バッファ回路
が示されている。図４において、端子Ｄは入力端子、端
子ＯＵＴは出力端子、ＧＮＤ１は集積回路内部の接地線
、ＶＣＣ１は集積回路内部の電源電圧線である。
【００３４】同実施例における出力バッファ回路は、ま
ず内部の電源電圧線ＶＣＣ１と出力端子ＯＵＴとの間に
ＰＭＯＳ出力トランジスタＰ６０が、出力端子ＯＵＴと
内部の接地線ＧＮＤ１との間にＮＭＯＳ出力トランジス
タＮ６０とが設けられ、ＰＭＯＳ出力トランジスタＰ６
０のゲートがノードｎ６１に、ＮＭＯＳ出力トランジス
タＮ６０のゲートがノードｎ６２にそれぞれ接続されて
いる。このノードｎ６１とＶＣＣ１との間にＰＭＯＳ出
力トランジスタＰ６１が、ノードｎ６２とＧＮＤ１の間
にＮＭＯＳトランジスタＮ６１がそれぞれ接続されてい
る。 これらＰＭＯＳトランジスタＰ６１及びＮＭＯＳトラン
ジスタＮ６１のゲートが共に入力端子Ｄに接続されてい
る。さらに、ノードｎ６１とｎ６２との間にスイッチ部
Ｓが設けられている。スイッチ部ＳはＮＭＯＳトランジ
スタＮ６２とＰＭＯＳトランジスタＰ６２との並列接続
により構成され、このＮＭＯＳトランジスタＮ６２とＰ
ＭＯＳトランジスタＰ６２のゲートが共に出力端子ＯＵ
Ｔに接続されている。
ず内部の電源電圧線ＶＣＣ１と出力端子ＯＵＴとの間に
ＰＭＯＳ出力トランジスタＰ６０が、出力端子ＯＵＴと
内部の接地線ＧＮＤ１との間にＮＭＯＳ出力トランジス
タＮ６０とが設けられ、ＰＭＯＳ出力トランジスタＰ６
０のゲートがノードｎ６１に、ＮＭＯＳ出力トランジス
タＮ６０のゲートがノードｎ６２にそれぞれ接続されて
いる。このノードｎ６１とＶＣＣ１との間にＰＭＯＳ出
力トランジスタＰ６１が、ノードｎ６２とＧＮＤ１の間
にＮＭＯＳトランジスタＮ６１がそれぞれ接続されてい
る。 これらＰＭＯＳトランジスタＰ６１及びＮＭＯＳトラン
ジスタＮ６１のゲートが共に入力端子Ｄに接続されてい
る。さらに、ノードｎ６１とｎ６２との間にスイッチ部
Ｓが設けられている。スイッチ部ＳはＮＭＯＳトランジ
スタＮ６２とＰＭＯＳトランジスタＰ６２との並列接続
により構成され、このＮＭＯＳトランジスタＮ６２とＰ
ＭＯＳトランジスタＰ６２のゲートが共に出力端子ＯＵ
Ｔに接続されている。
【００３５】次に同実施例の動作を説明する。いま、初
期状態として入力端子Ｄ、出力端子ＯＵＴが共にＨレベ
ルにあり、入力端子ＤがＨレベルからＬレベルに変化し
たとする。この変化により、ＰＭＯＳトランジスタＰ６
１がオフからオンへ、ＮＭＯＳトランジスタＮ６１がオ
ンからオフへそれぞれ変わり、ノードｎ６１がＬレベル
からＨレベルに変化する。一方、スイッチ部Ｓについて
は、出力端子ＯＵＴの電圧ＶＯＵＴが当初Ｈレベルであ
るのでＮＭＯＳトランジスタＮ６２がオンであり、ＰＭ
ＯＳトランジスタＰ６２はオフである。従って、ノード
ｎ６１よりＮＭＯＳトランジスタＮ６２を通ってノード
ｎ６２へ電流が流れ、ノードｎ６２が充電される。そし
て、ノードｎ６２の電位が上昇してＶＯＵＴ−ＶＴＮ′
（ＶＴＮ′は基板効果を含んだＮＭＯＳトランジスタの
ＶＴ）にまで至ると、ＮＭＯＳトランジスタＮ６２がオ
フし、ノードｎ６２への充電が一時的に停止する。この
ノードｎ６２の電位上昇によって、ＮＭＯＳ出力トラン
ジスタＮ６０がオンし、出力端子ＯＵＴの負荷の放電が
始まるが、以上の説明から判るように放電開始直後にノ
ードｎ６２の電位の上昇が制限されるので、ＮＭＯＳ出
力トランジスタＮ６０の電流駆動能力は小さく抑制され
る。次に、出力端子ＯＵＴの負荷が、ＮＭＯＳ出力トラ
ンジスタＮ６０を通って放電されて、ＶＯＵＴが下がる
と、スイッチ部ＳのＰＭＯＳトランジスタＰ６２がオン
する。この結果、ノートｎ６２はＶＣＣ１の電位にまで
充電され、ＮＭＯＳ出力トランジスタＮ６０は充分な電
流駆動能力をもつようになる。さらにＶＯＵＴが下がる
と、スイッチ部ＳのＮＭＯＳトランジスタＮ６２はオフ
となる。
期状態として入力端子Ｄ、出力端子ＯＵＴが共にＨレベ
ルにあり、入力端子ＤがＨレベルからＬレベルに変化し
たとする。この変化により、ＰＭＯＳトランジスタＰ６
１がオフからオンへ、ＮＭＯＳトランジスタＮ６１がオ
ンからオフへそれぞれ変わり、ノードｎ６１がＬレベル
からＨレベルに変化する。一方、スイッチ部Ｓについて
は、出力端子ＯＵＴの電圧ＶＯＵＴが当初Ｈレベルであ
るのでＮＭＯＳトランジスタＮ６２がオンであり、ＰＭ
ＯＳトランジスタＰ６２はオフである。従って、ノード
ｎ６１よりＮＭＯＳトランジスタＮ６２を通ってノード
ｎ６２へ電流が流れ、ノードｎ６２が充電される。そし
て、ノードｎ６２の電位が上昇してＶＯＵＴ−ＶＴＮ′
（ＶＴＮ′は基板効果を含んだＮＭＯＳトランジスタの
ＶＴ）にまで至ると、ＮＭＯＳトランジスタＮ６２がオ
フし、ノードｎ６２への充電が一時的に停止する。この
ノードｎ６２の電位上昇によって、ＮＭＯＳ出力トラン
ジスタＮ６０がオンし、出力端子ＯＵＴの負荷の放電が
始まるが、以上の説明から判るように放電開始直後にノ
ードｎ６２の電位の上昇が制限されるので、ＮＭＯＳ出
力トランジスタＮ６０の電流駆動能力は小さく抑制され
る。次に、出力端子ＯＵＴの負荷が、ＮＭＯＳ出力トラ
ンジスタＮ６０を通って放電されて、ＶＯＵＴが下がる
と、スイッチ部ＳのＰＭＯＳトランジスタＰ６２がオン
する。この結果、ノートｎ６２はＶＣＣ１の電位にまで
充電され、ＮＭＯＳ出力トランジスタＮ６０は充分な電
流駆動能力をもつようになる。さらにＶＯＵＴが下がる
と、スイッチ部ＳのＮＭＯＳトランジスタＮ６２はオフ
となる。
【００３６】このように、出力端子ＯＵＴがＨレベルよ
りＬレベルへ変化する場合、まずＰＭＯＳ出力トランジ
スタがオフした後、一定時間の経過後にＮＭＯＳ出力ト
ランジスタがオンするので、無用な貫通電流を防止でき
る。また出力の放電開始直後において、一時点にＮＭＯ
Ｓ出力トランジスタの電流駆動能力を小さく抑えられる
ので、効果的にスイッチング・ノイズの低減が図れる。 なお、出力端子ＯＵＴがＬレベルからＨレベルへと遷移
する場合においても、以上の説明において、各トランジ
スタの極性を反対のものとし、さらに電源電圧ＶＣＣ１
と接地電位ＧＮＤ１、及びＨレベルとＬレベルとをそれ
ぞれ入れ換えて読み替れば、同様な効果のある事は明ら
かである。
りＬレベルへ変化する場合、まずＰＭＯＳ出力トランジ
スタがオフした後、一定時間の経過後にＮＭＯＳ出力ト
ランジスタがオンするので、無用な貫通電流を防止でき
る。また出力の放電開始直後において、一時点にＮＭＯ
Ｓ出力トランジスタの電流駆動能力を小さく抑えられる
ので、効果的にスイッチング・ノイズの低減が図れる。 なお、出力端子ＯＵＴがＬレベルからＨレベルへと遷移
する場合においても、以上の説明において、各トランジ
スタの極性を反対のものとし、さらに電源電圧ＶＣＣ１
と接地電位ＧＮＤ１、及びＨレベルとＬレベルとをそれ
ぞれ入れ換えて読み替れば、同様な効果のある事は明ら
かである。
【００３７】なお、これら実施例では、本発明による出
力バッファ回路をＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタにより構成したが、本発明はとくにこれに
限定されるものではなく、他の半導体素子により構成し
ても良い。
力バッファ回路をＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタにより構成したが、本発明はとくにこれに
限定されるものではなく、他の半導体素子により構成し
ても良い。
【００３８】
【発明の効果】このように本発明の出力バッファ回路に
よれば、ＰＭＯＳ出力トランジスタとＮＭＯＳ出力トラ
ンジスタが同一タイミングでオンする事がなく、無用な
貫通電流を防止でき、低消費電力で、スイッチング・ノ
イズの小さな出力バッファ回路が得られる。本発明によ
ればまた、出力端子の論理レベルが遷移する際、オンす
る出力トランジスタのゲート電圧が一時的に小さくおさ
えられるので、遷移の始まる瞬間（出力端子の負荷の充
放電開始直後）のピーク電流を小さくおさえられ、スイ
ッチング・ノイズの小さな出力バッファ回路が得られる
。本発明はさらに、スイッチ部Ｓが、出力トランジスタ
のゲート電圧の変化を緩和する事と、トライステート制
御の２つの働きをする事から、従来の同様な機能のもの
と比べて素子数を大幅に少なくできる。また、本発明で
は出力トランジスタのゲート電圧の抑制を出力端子から
直接帰還して行なっているので、この抑制期間をノイズ
低減のために必要な最小時間とする事が容易であり、こ
の種のものとしては比較的高速な動作が得られる。
よれば、ＰＭＯＳ出力トランジスタとＮＭＯＳ出力トラ
ンジスタが同一タイミングでオンする事がなく、無用な
貫通電流を防止でき、低消費電力で、スイッチング・ノ
イズの小さな出力バッファ回路が得られる。本発明によ
ればまた、出力端子の論理レベルが遷移する際、オンす
る出力トランジスタのゲート電圧が一時的に小さくおさ
えられるので、遷移の始まる瞬間（出力端子の負荷の充
放電開始直後）のピーク電流を小さくおさえられ、スイ
ッチング・ノイズの小さな出力バッファ回路が得られる
。本発明はさらに、スイッチ部Ｓが、出力トランジスタ
のゲート電圧の変化を緩和する事と、トライステート制
御の２つの働きをする事から、従来の同様な機能のもの
と比べて素子数を大幅に少なくできる。また、本発明で
は出力トランジスタのゲート電圧の抑制を出力端子から
直接帰還して行なっているので、この抑制期間をノイズ
低減のために必要な最小時間とする事が容易であり、こ
の種のものとしては比較的高速な動作が得られる。
【図１】本発明による出力バッファ回路の実施例を示す
回路図、
回路図、
【図２】図１に示された実施例における「出力状態」の
各ノードの電圧波形の一例を示す波形図、
各ノードの電圧波形の一例を示す波形図、
【図３】出力
バッファ回路の出力が同じにＨレベルからＬレベルに遷
移したときに接地線に生じるノイズ電圧のピーク値を示
すグラフ、
バッファ回路の出力が同じにＨレベルからＬレベルに遷
移したときに接地線に生じるノイズ電圧のピーク値を示
すグラフ、
【図４】本発明による出力バッファ回路の他の実施例を
示す回路図、
示す回路図、
【図５】従来技術における出力バッファ回路の回路図、
【図６】トランジスタと接地電圧間の寄生インダクタン
スを説明するための説明図である。
スを説明するための説明図である。
Ｃ 制御信号端子
Ｄ 入力端子
ｎ１１〜ｎ１２，ｎ６１，ｎ６２
ノード
Ｎ１０〜Ｎ１４，Ｎ６０〜Ｎ６２
ＮＭＯＳトランジスタ
ＯＵＴ 出力端子
Ｐ１０〜Ｐ１４，Ｐ６１〜Ｐ６２
ＰＭＯＳトランジスタ
Claims (6)
- 【請求項１】 半導体素子により構成される出力バッ
ファ回路において、該回路は、第１の半導体素子および
第２の半導体素子により構成される出力最終段と、第１
の半導体素子および第２の半導体素子のゲート端子間に
配設されるとともに、該回路の出力端子に接続されるス
イッチ手段とを有することを特徴とする出力バッファ回
路。 - 【請求項２】 請求項１に記載の出力バッファ回路に
おいて、前記スイッチ手段は、第１の半導体素子のゲー
ト端子より第２の半導体素子のゲート端子へ至る第１の
経路の間に設けられた第３の半導体素子と、第１の半導
体素子のゲート端子より第２の半導体素子のゲート端子
へ至る第２の経路の間に設けられた第４の半導体素子と
を含み、第３の半導体素子および第４の半導体素子のゲ
ート端子が該回路の出力端子に接続されていることを特
徴とする出力バッファ回路。 - 【請求項３】 請求項２に記載の出力バッファ回路に
おいて、前記スイッチ手段は、第３の半導体素子と第４
の半導体素子とが並列接続されることを特徴とする出力
バッファ回路。 - 【請求項４】 請求項２に記載の出力バッファ回路に
おいて、第１の半導体素子はＰＭＯＳ出力トランジスタ
、第２の半導体素子はＮＭＯＳ出力トランジスタ、第３
の半導体素子はＰＭＯＳトランジスタ、第４の半導体素
子はＮＭＯＳトランジスタであることを特徴とする出力
バッファ回路。 - 【請求項５】 請求項１に記載の出力バッファ回路に
おいて、前記スイッチ手段は、複数のＮ形半導体素子が
直列に接続される第３の経路と、複数のＰ形半導体素子
が直列に接続される第４の経路とを有し、第３の経路と
第４の経路が並列接続されることを特徴とする出力バッ
ファ回路。 - 【請求項６】 請求項１に記載の出力バッファ回路に
おいて、前記スイッチ手段は、制御信号を入力する制御
端子に接続され、該制御信号に応じて該回路の出力端子
を出力状態およびハイ・インピーダンス状態の何れかに
することを特徴とする出力バッファ回路。
Priority Applications (5)
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|---|---|---|---|
| JP3110396A JP3014164B2 (ja) | 1991-05-15 | 1991-05-15 | 出力バッファ回路 |
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| DE69216142T DE69216142T2 (de) | 1991-05-15 | 1992-05-07 | Vereinfachte Ausgangspufferschaltung mit niedriger Störspannung |
| EP92107713A EP0513663B1 (en) | 1991-05-15 | 1992-05-07 | Simplified low-noise output buffer circuit |
| US08/159,766 US5430335A (en) | 1991-05-15 | 1993-11-29 | Simplified low-noise output buffer circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110396A JP3014164B2 (ja) | 1991-05-15 | 1991-05-15 | 出力バッファ回路 |
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|---|---|
| JPH04337923A true JPH04337923A (ja) | 1992-11-25 |
| JP3014164B2 JP3014164B2 (ja) | 2000-02-28 |
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ID=14534752
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110396A Expired - Fee Related JP3014164B2 (ja) | 1991-05-15 | 1991-05-15 | 出力バッファ回路 |
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| Country | Link |
|---|---|
| US (1) | US5430335A (ja) |
| EP (1) | EP0513663B1 (ja) |
| JP (1) | JP3014164B2 (ja) |
| KR (1) | KR100224138B1 (ja) |
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