JPH0221651A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH0221651A JPH0221651A JP63171327A JP17132788A JPH0221651A JP H0221651 A JPH0221651 A JP H0221651A JP 63171327 A JP63171327 A JP 63171327A JP 17132788 A JP17132788 A JP 17132788A JP H0221651 A JPH0221651 A JP H0221651A
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- crystal silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタル情報を記憶するマスクＲＯＭに関する
ものである。
ものである。
（従来技術）
現存するマスクＲＯＭの殆んどはｌＭＯＳトランジスタ
を主構成要素としているので、チャネル領域の確保やチ
ャネルとコンタクトの間の距離の確保などが製造技術上
必要であり、セル面積を縮小することが困難であり、ま
た、読出し速度も遅い欠点がある。
を主構成要素としているので、チャネル領域の確保やチ
ャネルとコンタクトの間の距離の確保などが製造技術上
必要であり、セル面積を縮小することが困難であり、ま
た、読出し速度も遅い欠点がある。
そこで、複数本のＮ型帯状多結晶シリコン層と複数本の
帯状導電層とのそれぞれを誘電体膜を介して交差させ、
その交点に記憶情報に応じて適宜コンタクトを設けると
ともに、そのコンタクトを形成した箇所の多結晶シリコ
ン層に逆導電型の不純物を導入してＰＮ接合を形成した
マスクＲＯＭが提案されている（特公昭６１−１９０４
号公報参照）。
帯状導電層とのそれぞれを誘電体膜を介して交差させ、
その交点に記憶情報に応じて適宜コンタクトを設けると
ともに、そのコンタクトを形成した箇所の多結晶シリコ
ン層に逆導電型の不純物を導入してＰＮ接合を形成した
マスクＲＯＭが提案されている（特公昭６１−１９０４
号公報参照）。
（発明が解決しようとする課題）
引例のマスクＲＯＭでは一方の帯状導電層として多結晶
シリコン層を用いているので、その抵抗値が高く、読出
し速度が遅くなる問題がある。
シリコン層を用いているので、その抵抗値が高く、読出
し速度が遅くなる問題がある。
本発明はメモリセル内にＭＯＳトランジスタを含まない
ことによって集積度を上げることができるとともに、導
電層の抵抗値を下げて読出し速度を上げたマスクＲＯＭ
を提供することを目的とするものである。
ことによって集積度を上げることができるとともに、導
電層の抵抗値を下げて読出し速度を上げたマスクＲＯＭ
を提供することを目的とするものである。
（課題を解決するための手段）
本発明のマスクＲＯＭは、絶縁性下地上に互いに平行に
設けられた複数本の高融点金属又は高融点金属合金の帯
状導電層と、この帯状導電層の上部にｖＩｆ！１体層を
介して設けられ、互いに平行で、かつ、前記帯状導電層
と交差する方向の帯状金属配線と、前記帯状導Ｗ１ｙ５
と前記帯状金属配線との交点位置で前記帯状導電層上に
設けられた単結晶シリコン層とからなり、前記帯状導電
層と前記帯状金属配線との交点には記憶すべき情報に応
じて前記ＦＪｆｆｉ体層にコンタクト孔があけられ、少
なくともコンタクト孔があけられている交点の前記単結
晶シリコン層にはＰＮ接合が形成されている。
設けられた複数本の高融点金属又は高融点金属合金の帯
状導電層と、この帯状導電層の上部にｖＩｆ！１体層を
介して設けられ、互いに平行で、かつ、前記帯状導電層
と交差する方向の帯状金属配線と、前記帯状導Ｗ１ｙ５
と前記帯状金属配線との交点位置で前記帯状導電層上に
設けられた単結晶シリコン層とからなり、前記帯状導電
層と前記帯状金属配線との交点には記憶すべき情報に応
じて前記ＦＪｆｆｉ体層にコンタクト孔があけられ、少
なくともコンタクト孔があけられている交点の前記単結
晶シリコン層にはＰＮ接合が形成されている。
（作用）
本発明では下層の導電層が高融点金属又は高融点金属合
金であり、上層の導電層も金属層であり。
金であり、上層の導電層も金属層であり。
いずれの導ｆｆ１層の抵抗値も低い。
３１Ｉ電体層にコンタクト孔をあけるかあけないかによ
って情報の「１」又は［０」を書き込む。
って情報の「１」又は［０」を書き込む。
（実施例）
第１図は一実施例を表わす平面図、第２図はそのＡ−Ａ
’線位置での断面図、第３図はそのＢ−Ｂ′線位置で
の断面図である。
’線位置での断面図、第３図はそのＢ−Ｂ′線位置で
の断面図である。
ｌは単結晶シリコン基板であり、その表面にシリコン酸
化膜（Ｓｉ０２）２が形成されて絶縁性下地を構成して
いる。シリコン酸化膜２上には互いに平行に設けられた
帯状の導電層１４，１２゜１３が形成されている。この
導電層１１，１２゜１３はＴｉ、Ｗ、Ｍｏ、Ｐｔなとの
高融点金属又はそれらの合金である高融点金属シリサイ
ドにより、互いに所定の間隔を保って平行に配置されて
いる。これらの導１１ｔｆｉｌ １． ｌ ２． １
３の厚さは約２０００人である。
化膜（Ｓｉ０２）２が形成されて絶縁性下地を構成して
いる。シリコン酸化膜２上には互いに平行に設けられた
帯状の導電層１４，１２゜１３が形成されている。この
導電層１１，１２゜１３はＴｉ、Ｗ、Ｍｏ、Ｐｔなとの
高融点金属又はそれらの合金である高融点金属シリサイ
ドにより、互いに所定の間隔を保って平行に配置されて
いる。これらの導１１ｔｆｉｌ １． ｌ ２． １
３の厚さは約２０００人である。
導電層１，１，１２．１３上には単結晶シリコンＢ７が
約５０００人の厚さに形成されている。単結晶シリコン
層７は１０”７ｃｍ”程度のリンが導入されてＮ型化さ
れている。単結晶シリコン層７の上部にはシリコン酸化
膜４を介して金属配線４１，４２．４３が形成されてい
る。金属配線４１．４２．４３はＡＱ又はＡ悲合金にて
なり。
約５０００人の厚さに形成されている。単結晶シリコン
層７は１０”７ｃｍ”程度のリンが導入されてＮ型化さ
れている。単結晶シリコン層７の上部にはシリコン酸化
膜４を介して金属配線４１，４２．４３が形成されてい
る。金属配線４１．４２．４３はＡＱ又はＡ悲合金にて
なり。
導１！ｔｘ、１２．１３と交差する方向に互いに平行に
所定の間隔を保って配置されている。単結晶シリコン層
７は導ｆｔＷ１１，１２．１３と金属配線４１，４２．
４３との交点部分に存在し、単結晶シリコン層７を互い
に分離するために溝が設けられ、その溝にはシリコン酸
化［３が埋め込まれている。
所定の間隔を保って配置されている。単結晶シリコン層
７は導ｆｔＷ１１，１２．１３と金属配線４１，４２．
４３との交点部分に存在し、単結晶シリコン層７を互い
に分離するために溝が設けられ、その溝にはシリコン酸
化［３が埋め込まれている。
シリコン酸化膜４には書き込むべき情報に応じてコンタ
クト孔が設けられている。シリコン酸化膜４にコンタク
ト孔が設けられた部分では単結晶シリコンＦ！ｊ７にＰ
型の不純物が導入されてＰ型導Ｗ１層６が形成されてい
る。Ｐ型導電層６を形成するために２Ｘ１０１ｓ／ｃｍ
”以上のボロン注入が適当である。５は単結晶シリコン
層のＰ型導電層６と金属配線４１，４２．４３とのコン
タクトである。
クト孔が設けられている。シリコン酸化膜４にコンタク
ト孔が設けられた部分では単結晶シリコンＦ！ｊ７にＰ
型の不純物が導入されてＰ型導Ｗ１層６が形成されてい
る。Ｐ型導電層６を形成するために２Ｘ１０１ｓ／ｃｍ
”以上のボロン注入が適当である。５は単結晶シリコン
層のＰ型導電層６と金属配線４１，４２．４３とのコン
タクトである。
次に本実施例の製造方法について説明する。
第４図に示されるように、単結晶シリコン基板ｌの表面
を酸化して約１μｍのシリコン酸化膜２を形成する。そ
の上にタングステンなどの高融点金属をスパッタリング
法などにより約２０００人の厚さに堆積し、写真製版と
エツチングによりパターン化を施してマ；Ｆ状導電層１
１，１２．１３を形成する。その上から減圧ＣＶＤ法に
より多結晶シリコン層２０を約５０００人の厚さに堆積
し、その上にＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ
４）２１を約８００人の厚さに堆積する。さらにその上
にシリコン酸化膜２２を約１０００人の厚さに堆積し、
その表面に冷却媒体としてのポリエチレングリコール２
３を塗布する。ポリエチレングリコール層２３上には光
学ガラス板２４を載せる。
を酸化して約１μｍのシリコン酸化膜２を形成する。そ
の上にタングステンなどの高融点金属をスパッタリング
法などにより約２０００人の厚さに堆積し、写真製版と
エツチングによりパターン化を施してマ；Ｆ状導電層１
１，１２．１３を形成する。その上から減圧ＣＶＤ法に
より多結晶シリコン層２０を約５０００人の厚さに堆積
し、その上にＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ
４）２１を約８００人の厚さに堆積する。さらにその上
にシリコン酸化膜２２を約１０００人の厚さに堆積し、
その表面に冷却媒体としてのポリエチレングリコール２
３を塗布する。ポリエチレングリコール層２３上には光
学ガラス板２４を載せる。
その後、例えば光出力３Ｗ程度のアルゴンイオンレーザ
ビーム２Ｇをレンズで集光して多結晶シリコン層２０に
照射し、レーザビーム２６を走査することにより多結晶
シリコン層２０の溶融部分２５を移動させて結晶成長さ
せ、単結晶シリコン層７を形成する。
ビーム２Ｇをレンズで集光して多結晶シリコン層２０に
照射し、レーザビーム２６を走査することにより多結晶
シリコン層２０の溶融部分２５を移動させて結晶成長さ
せ、単結晶シリコン層７を形成する。
その後、光学ガラス板２４．ポリエチレングリコール層
２３．シリコン酸化膜２２及びシリコン窒化膜２１を除
去する。単結晶シリコン層７の所定の箇所をＲＩＥなど
でエツチングしてメモリセルを分離するための溝を形成
し、その溝にシリコン酸化膜３を埋め込んだ後、残る単
結晶シリコンＭ！Ｊ７に１０”７ｃｍ”程度のリンを導
入してＮ型化しておく。
２３．シリコン酸化膜２２及びシリコン窒化膜２１を除
去する。単結晶シリコン層７の所定の箇所をＲＩＥなど
でエツチングしてメモリセルを分離するための溝を形成
し、その溝にシリコン酸化膜３を埋め込んだ後、残る単
結晶シリコンＭ！Ｊ７に１０”７ｃｍ”程度のリンを導
入してＮ型化しておく。
その後、単結晶シリコン層７及びシリコン酸化膜３の表
面をシリコン酸化１１ｉ４で被い、Ｖき込むべき情報に
応じてシリコン酸化膜４にコンタクト孔を設け、そのコ
ンタクト孔からＰ型不純物として例えばボロンを２Ｘ１
０”７ｃｍ”以上注入してＰ型導電Ｍ６を形成する。
面をシリコン酸化１１ｉ４で被い、Ｖき込むべき情報に
応じてシリコン酸化膜４にコンタクト孔を設け、そのコ
ンタクト孔からＰ型不純物として例えばボロンを２Ｘ１
０”７ｃｍ”以上注入してＰ型導電Ｍ６を形成する。
その後、アルミニウムなどの導ｍ層を堆積し、写真製版
とエツチングによりパターン化して金属配線４１，４２
．４３を形成する。
とエツチングによりパターン化して金属配線４１，４２
．４３を形成する。
その後、パッシベーション膜を形成する。
第４図の単結晶シリコン層の製造プロセスにおいて、レ
ーザビーム２６に代えて、他の光ビームや、電子ビーム
、熱線などのエネルギービームを用いることもできる。
ーザビーム２６に代えて、他の光ビームや、電子ビーム
、熱線などのエネルギービームを用いることもできる。
エネルギービームとしてレーザビームを用いる場合、そ
の照射条件は連続発振アルゴンイオンレーザでその光出
力が数Ｗ〜２０Ｗ８ｉ度であり、多結晶シリコンＪ５２
０でのレーザビーム径は２０〜１００μｍ程度、走査速
度は数ｃｍ〜２５ｃｍ／秒程度である。
の照射条件は連続発振アルゴンイオンレーザでその光出
力が数Ｗ〜２０Ｗ８ｉ度であり、多結晶シリコンＪ５２
０でのレーザビーム径は２０〜１００μｍ程度、走査速
度は数ｃｍ〜２５ｃｍ／秒程度である。
冷却媒体としてはポリエチレングリコール２３の他に、
ポリエチレンエーテル、ポリエチレンエステル、ポリプ
ロピレンオキシドなど一般に表面活性剤として知られる
ものを使用することができる。
ポリエチレンエーテル、ポリエチレンエステル、ポリプ
ロピレンオキシドなど一般に表面活性剤として知られる
ものを使用することができる。
第４図におけるシリコン酸化膜２２と光学ガラス板２４
は無くてもよいが、ポリエチレングリコール２３はシリ
コン窒化膜２１上に直接塗布するよりもシリコン酸化膜
２２を介して塗布する方が濡れ性がよくなり、また、光
学ガラス板２４を載せることによりポリエチレングリコ
ール層２３の厚さを均一にすることができる。
は無くてもよいが、ポリエチレングリコール２３はシリ
コン窒化膜２１上に直接塗布するよりもシリコン酸化膜
２２を介して塗布する方が濡れ性がよくなり、また、光
学ガラス板２４を載せることによりポリエチレングリコ
ール層２３の厚さを均一にすることができる。
上記の実施例ではシリコン酸化膜４にコンタク１〜孔を
形成した後に単結晶シリコン層７にＰＮ接合を形成して
いるが、シリコン酸化膜４を形成する前に予め全てのシ
リコン単結晶層７にＰＮ接合を形成しておいてもよい、
このように、予めＰＮ接合を形成しておくことにより、
コンタクト工程で情報を書き込むことができ、受注から
完成までの納期を短縮することができる。
形成した後に単結晶シリコン層７にＰＮ接合を形成して
いるが、シリコン酸化膜４を形成する前に予め全てのシ
リコン単結晶層７にＰＮ接合を形成しておいてもよい、
このように、予めＰＮ接合を形成しておくことにより、
コンタクト工程で情報を書き込むことができ、受注から
完成までの納期を短縮することができる。
また、単結晶シリコンｙ／！Ｉ７に形成されるＰＮ接合
の方向は、実施例のように上層がＰ型、下層がＮ型に限
らず、その逆に上層がＮ型、下層がＰ型であってもよい
。
の方向は、実施例のように上層がＰ型、下層がＮ型に限
らず、その逆に上層がＮ型、下層がＰ型であってもよい
。
実施例では絶縁性下地として単結晶シリコン基板の表面
をシリコン酸化膜で被覆したものを使用しているが、絶
縁性下地は単一の誘電体基板であってもよい。
をシリコン酸化膜で被覆したものを使用しているが、絶
縁性下地は単一の誘電体基板であってもよい。
第１図には簡単な例として３ビツト×３ビツトのメモリ
アレイを示しているので、このメモリアレイの読出し回
路を第５図に示す。
アレイを示しているので、このメモリアレイの読出し回
路を第５図に示す。
メモリアレイ（ＭＡ）では、導電層１１，１２゜１３と
金属配線４１，４２．４３との交点にコンタクト５が存
在する箇所は情報として「１」、コンタクト５の存在し
ない箇所は情報として「０」が対応しており、コンタク
ト５がある交点はコンタクト５を介してＰＮ接合が接続
されているのでダイオード３０として表わすことができ
る。第５図のメモリアレイ（Ｍ Ａ）の部分は第１図に
対応している。
金属配線４１，４２．４３との交点にコンタクト５が存
在する箇所は情報として「１」、コンタクト５の存在し
ない箇所は情報として「０」が対応しており、コンタク
ト５がある交点はコンタクト５を介してＰＮ接合が接続
されているのでダイオード３０として表わすことができ
る。第５図のメモリアレイ（Ｍ Ａ）の部分は第１図に
対応している。
導電層１１，１２．１３はそれぞれマルチプレクサの読
出しトランジスタ３１，３２．３３を介して読出しイン
バータ回路２８に接続されている。
出しトランジスタ３１，３２．３３を介して読出しイン
バータ回路２８に接続されている。
読出しインバータ回路２８の入力部は高抵抗素子２７に
よりグランド端子（ＧＮＤ）にプルダウンされている。
よりグランド端子（ＧＮＤ）にプルダウンされている。
第５図の読出し回路において、例えばメモリアレイの左
上端のビットＢｌを読み出す場合は、左端の金属配線４
１にのみ電位（例えば５Ｖ）を与えて他の全屈配ｆｉ４
２．４３はＯＶ （ＧＮＤ） 又はオープンとし、また
上端の読出しトランジスタ３１のみをオンとする。この
とき、ビットＢｌのダイオード３０によって読出しイン
バータ回路２８の入力はｒｌＪとなり、出力信号は「０
」となる。
上端のビットＢｌを読み出す場合は、左端の金属配線４
１にのみ電位（例えば５Ｖ）を与えて他の全屈配ｆｉ４
２．４３はＯＶ （ＧＮＤ） 又はオープンとし、また
上端の読出しトランジスタ３１のみをオンとする。この
とき、ビットＢｌのダイオード３０によって読出しイン
バータ回路２８の入力はｒｌＪとなり、出力信号は「０
」となる。
また例えば、メモリアレイの中央上端のビットＢ２を読
出す場合は、中央の金属配線４２にのみ電位を与えると
ともに、上端の読出しトランジスタ３１のみをオンとす
る。このときはビットＢ２位置にはコンタクトが存在し
ないので上端の導電層１１はオーブンとなるが、高抵抗
素子２７の存在によって読出しインバータ２８の入力は
ｒＯＪとなり、「１」が出力される。このようにしてメ
モリアレイの内容が適宜読み出される。
出す場合は、中央の金属配線４２にのみ電位を与えると
ともに、上端の読出しトランジスタ３１のみをオンとす
る。このときはビットＢ２位置にはコンタクトが存在し
ないので上端の導電層１１はオーブンとなるが、高抵抗
素子２７の存在によって読出しインバータ２８の入力は
ｒＯＪとなり、「１」が出力される。このようにしてメ
モリアレイの内容が適宜読み出される。
第１図の実施例とは導電型を逆にし、すなわち単結晶シ
リコン層７をＰ型、拡散領域６をＮ型とした場合の読出
し回路を第６図に示す。
リコン層７をＰ型、拡散領域６をＮ型とした場合の読出
し回路を第６図に示す。
この場合、高融点金属又は高融点金属合金の導ｆ１Ｍｌ
ｌａ、１２ａ、１３ａとＡ嚢やＡｆ１合金などの全席配
置１４１ａ、４２ａ、４３ａの交点のコンタクトで形成
されるダイオード３０ａ、３０ａ。
ｌａ、１２ａ、１３ａとＡ嚢やＡｆ１合金などの全席配
置１４１ａ、４２ａ、４３ａの交点のコンタクトで形成
されるダイオード３０ａ、３０ａ。
・・・・・・は第５図のものとは逆方向となる。そして
マルチプレクサの読出しトランジスタ３１ａ、３２ａ、
３３ａは第５図とは逆にＰ！１２Ｍ０Ｓトランジスタに
なり、読出しインバータ回路２８の入力部に接続される
高抵抗素子２７ａは電源電圧端子（Ｖｃｃ）に接続され
てプルアップされる。
マルチプレクサの読出しトランジスタ３１ａ、３２ａ、
３３ａは第５図とは逆にＰ！１２Ｍ０Ｓトランジスタに
なり、読出しインバータ回路２８の入力部に接続される
高抵抗素子２７ａは電源電圧端子（Ｖｃｃ）に接続され
てプルアップされる。
（発明の効果）
本発明では下層の帯状導電層と上層の金属配線との交点
の単結晶シリコン層のＰＮ接合と、金属配線と単結晶シ
リコン層とのコンタクトの有無により情報を書き込むよ
うにしたので、メモリセルの占める面積がＭＯＳトラン
ジスタを用いた従来のマスクＲＯＭに比べて集積度を高
めることができ、かつ、上層の金属配線と上層の導電層
がいずれも低抵抗の金ａ層であるので、読出し速度が速
くなる。
の単結晶シリコン層のＰＮ接合と、金属配線と単結晶シ
リコン層とのコンタクトの有無により情報を書き込むよ
うにしたので、メモリセルの占める面積がＭＯＳトラン
ジスタを用いた従来のマスクＲＯＭに比べて集積度を高
めることができ、かつ、上層の金属配線と上層の導電層
がいずれも低抵抗の金ａ層であるので、読出し速度が速
くなる。
第１図は一実施例を表わす平面図、第２図は第１図の八
−Ａ′線位置での断面図、第３図は第１図のＢ−Ｉ３’
線位置での断面図、第４図は一実施例の！ＩＩ２造途中
の状態を示す断面図、第５図及び第６図はそれぞれ実施
例の読出し回路を示す回路図である。 １・・・・・・単結晶シリコン基板、２，３，４・・・
・・・シリコン酸化膜、５・・・・・・コンタクト、６
・・・・・・Ｐ型拡散領域、７・・・・・・Ｎ型単結晶
シリコン層、１１，１２．１３・・・・・・帯状導電層
、４１，４２．４３・・・・・・金属配線。 Ｂ・−
−Ａ′線位置での断面図、第３図は第１図のＢ−Ｉ３’
線位置での断面図、第４図は一実施例の！ＩＩ２造途中
の状態を示す断面図、第５図及び第６図はそれぞれ実施
例の読出し回路を示す回路図である。 １・・・・・・単結晶シリコン基板、２，３，４・・・
・・・シリコン酸化膜、５・・・・・・コンタクト、６
・・・・・・Ｐ型拡散領域、７・・・・・・Ｎ型単結晶
シリコン層、１１，１２．１３・・・・・・帯状導電層
、４１，４２．４３・・・・・・金属配線。 Ｂ・−
Claims (1)
- （１）絶縁性下地上に互いに平行に設けられた複数本の
高融点金属又は高融点金属合金の帯状導電層と、この帯
状導電層の上部に誘電体層を介して設けられ、互いに平
行で、かつ、前記帯状導電層と交差する方向の帯状金属
配線と、前記帯状導電層と前記帯状金属配線との交点位
置で前記帯状導電層上に設けられた単結晶シリコン層と
からなり、前記帯状導電層と前記帯状金属配線との交点
には記憶すべき情報に応じて前記誘電体層にコンタクト
孔があけられ、少なくともコンタクト孔があけられてい
る交点の前記単結晶シリコン層にはＰＮ接合が形成され
ているマスクＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17132788A JP2623121B2 (ja) | 1988-07-09 | 1988-07-09 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17132788A JP2623121B2 (ja) | 1988-07-09 | 1988-07-09 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221651A true JPH0221651A (ja) | 1990-01-24 |
| JP2623121B2 JP2623121B2 (ja) | 1997-06-25 |
Family
ID=15921181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17132788A Expired - Fee Related JP2623121B2 (ja) | 1988-07-09 | 1988-07-09 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623121B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04115565A (ja) * | 1990-09-05 | 1992-04-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06163695A (ja) * | 1992-11-25 | 1994-06-10 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
| JP2007035724A (ja) * | 2005-07-22 | 2007-02-08 | Sanyo Electric Co Ltd | メモリ |
| JP2007294070A (ja) * | 2006-03-28 | 2007-11-08 | Sanyo Electric Co Ltd | メモリ |
| US8946671B2 (en) | 2002-11-11 | 2015-02-03 | Macronix International Co., Ltd. | Mask read only memory containing diodes and method of manufacturing the same |
-
1988
- 1988-07-09 JP JP17132788A patent/JP2623121B2/ja not_active Expired - Fee Related
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