JPH04115621A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （り産業上の利用分野 本発明は出力バッファ回路に関するものであり、特にＤ
ＲＡＭで用いられるブツシュ・プル型の出力バッファ回
路に関するものである。

（ロ）従来の技術 従来、ＤＲＡＭの出力バッファ回路としては、Ｎチャン
ネルトランジスタを直列接続し、それぞれのゲートに位
相の異なる入力信号を接続したいわゆるブツシュ・プル
型出力バッファ回路がある。近年ＤＲＡＭは低消費電力
化のためにＣＭＯＳ化する傾向にあるが、出力端子に電
源電圧を超える出力電圧を印加する都合上、出力バッフ
ァ回路についてはブツシュ・プル型出力バッファ回路が
広く用いられている。

第３図はそのような出力バッファ回路を示すものである
。図において、ＩＮＶ□、ＩＮＶ、は第１゜第２のイン
バータ、Ｍｕ、　、　Ｍｄ、はＮチャンネルトランジス
タであって、Ｎチャンネルトランジス２Ｍ　ｕ、とＮチ
ャンネルトランジスタＭｄ、を直列に接続することによ
って第３のインバータＩＮＶ、が構成される。そして第
１のインバータＩＮＶ、には入力信号φを、第２のイン
バータＩ　ＮＶ、には反転された入力信号≠を入力し、
第１のインバータＩ　ＮＶ、の出力をＮチャンネルトラ
ンジスタＭｕ＋のゲートに、第２のインバータＩＮＶ、
の出力をＮｆキャンルトランジスタＭｄ、のゲートに入
力することによって出力バッファ回路が構成される。

（ハ）発明が解決しようとする課題 ところで、このような出力バッファ回路はスイッチング
速度の高速化のためにＮチャンネルトランジスタＭｕ、
　、　Ｍｄ、は低インピーダンス化きれており、スイッ
チングの際には非常に大きな出力電流が生ずる。

特に第４図に示す如く、ＮチャンネルトランジスタＭ　
ｕ　、がターンオンするプルアップ動作時には大きなピ
ークを流が瞬間的に流れ、その電流が電源ラインの電位
を変動許せ他の回路等に悪影響を及ぼすという問題があ
る。

本発明はかかる従来の問題に鑑みてなされたものであり
、出力バッファ回路のスイッチングに伴なう出力ピーク
電流を低減することを目的とじている。

（ニ）課題を解決するだめの手段 本発明の出力バッファ回路は、第１図に示す如くプルア
ップ側に２個のＮチャンネルトランジスタＭｕ＋、Ｍｕ
ｇを並列接続し、該ＮチャンネルトランジスタＭｕｌ＋
　Ｍ　ｕ　２のゲート間を遅延手段りを介して接続した
ことを特徴とする。

（杓作用 本発明の出力バッファ回路によればＮｆヤンネルトラン
ジスタＭｕ、　Ｊ　Ｍｕ４のゲート間に遅延手段りが設
けられているので、プルアップ動作時にＮチャンネルト
ランジスタＭ”　＋　ｒ　Ｍ　ｕ　ｚは時間的にずれて
ターンオンする。これにより出力電流が最大となる時点
がずれるので、出力電流のピーク値を小さくすることが
可能となる。

くへ）実施例 次に本発明の出力バッファ回路の実施例を図面を参照し
ながら説明する。

第１図は本発明の出力バッファ回路の一実施例を示す回
路図である。

図において、ＩＮＶ、、ＩＮＶ２は第１．第２のインバ
ータ、Ｍｕ、　ｌ　Ｍｕ２はＮｆキャンルトランジスタ
であって、ｔＲ寛圧Ｖ。０と出力端子Ｄ　ＯＵＴの間に
並列接続されプルアップ側バッファを構成している。Ｎ
チャンネルトランジスタＭｕ、のゲートには入力信号φ
が第１のインバータＩＮＶ、を介して接続され、一方Ｎ
チャンネルトランジスタＭｕ２のゲートには第１のイン
バータＩＮＶ、の出力が遅延手段りを介して接続されて
いる。遅延手段りは直列接続された２個のインバータで
構成されている。そして出力端子り。ＵＴと接地電圧の
間にはＮチャンネルトランジスタＭｄ、が接続されプル
ダウン側バッファを構成している。Ｎチャンネルトラン
ジスタＭｄ、のゲートには反転された入力信号≠が第２
のインバータＩＮＶ、を介して接続されている。Ｉ　Ｎ
Ｖ、は前述の如く構成されたプルアップ側バッファとプ
ルダウン側バッファとからなる第３のインバータである
。なお前記遅延手段りは、前述の如き直列接続された２
個のインバータに限定されるものではなく、直列接続さ
れた４以上の偶数個のインバータでもよいし、ポリシリ
コン抵抗等の抵抗器であってもよい。

次にこの出力バッファ回路の動作を説明する。

プルアップ動作に際し入力信号φは“Ｌ　＋ｌレヘル、
４は“Ｈ”レベルとなる。これを受けて、Ｎチャンネル
トランジスタＭｕ、　、　Ｍｕ、はターンオンし、プル
ダウン側のＮチャンネルトランジスタＭｄ、はターンオ
フするが遅延手段りによってＮチャンネルトランジスタ
ＭｕｇはＮチャンネルトランジスタＭ　ｕ　１に対して
遅れてターンオンする。

これにより第２図に示す如く出力電流が最大になる時点
がずれ、出力を流波形は２つのピークに分散される。し
たがって例えばＮチャンネルトランジスタＭｕ、　、　
Ｍｕ、のゲート幅を第３図に示した従来の出力バッファ
回路におけるＮチャンネルトランジスタＭ　ｕ　、のゲ
ート幅の１７２に設計すれば、出力電圧波形を一定にし
つつ出力ピーク電流値が従来の１７２に低減される。こ
れにより電源ラインに生じる電位変動を小さくすること
が可能となる。

逆に言えば、ＮチャンネルトランジスタＭｕ、。

Ｍｕｇのゲート幅をそれぞれ従来の出力バッファ回路に
おけるＮチャンネルトランジスタＭｕ、のゲート幅と同
一とし、出力ピーク軍流値を一定とすれば従来の２倍の
駆動能力を得ることができるので出力バッファの高速化
という観点からもきわめて有利である。

なお本実施例においてはプルアップ側に並列接続した２
個のＮチャンネルトランジスタＭｕ＋、Ｍｎ２を設け、
それらのゲート間に遅延手段を設けた構成を示したが、
プルダウン側について同様な構成をすることも可能であ
る。この場合にはプルダウン動作に伴なう出力ピークＩ
Ｅ流を低減する効果が得られることは言うまでもない。

きらに並列接続されるＮチャンネルトランジスタは２個
に限定きれず、３個以上のＮチャンネルトランジスタを
並列接続し、それらのゲートとおしを遅延手段を介して
接続した構成としてもよい。このように多数のＮチャン
ネルトランジスタを設けることによりさらに出力ビーク
電流を低減することが可能である。

（ト）発明の詳細 な説明したように、本発明の出力バッファ回路によれば
プルダウン側バッファまたはプルダウン側バッファが複
数のＮチャンネルトランジスタで構成され、該複数のＮ
チャンネルトランジスタのゲート間が遅延手段を介して
接続されているので、前記複数のＮチャンネルトランジ
スタは遅延手段によって出力電流が最大となる時点をず
らし、出力ピーク電流を低減化することが可能となり、
延いては電源ラインの電位変動を小キくシ他の回路等の
誤動作の防止を画ることができる。

【図面の簡単な説明】

第１図は本発明の出力バッファ回路の一実施例を示す回
路図、 第２図は第１図に示した出力バッファ回路の出力電流・
電圧波形図、 第３図は従来の出力バッファ回路を示す回路図、 第４図は第３図に示した出力バッファ回路の出力ｘｆｉ
Ｅ−電圧波形図である。

Claims (3)

【特許請求の範囲】
1. （１）第１の電源電圧と出力端子との間に並列接続され
   た複数のＮチャンネルトランジスタと、該複数のＮチャ
   ンネルトランジスタのゲート間に設けられた遅延手段と
   、 前記出力端子と第２の電源電圧との間に接続されたＮチ
   ャンネルトランジスタとを具備し、前記複数のＮチャン
   ネルトランジスタを時間差を設けて順次ターンオンする
   ことを特徴とする出力バッファ回路。
2. （２）前記遅延手段が直列接続された偶数個のインバー
   タよりなることを特徴とする請求項第１項記載の出力バ
   ッファ回路。
3. （３）前記遅延手段が抵抗器であることを特徴とする請
   求項第１項記載の出力バッファ回路。