JPH04116751A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH04116751A JPH04116751A JP2235888A JP23588890A JPH04116751A JP H04116751 A JPH04116751 A JP H04116751A JP 2235888 A JP2235888 A JP 2235888A JP 23588890 A JP23588890 A JP 23588890A JP H04116751 A JPH04116751 A JP H04116751A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transfer
- cpu
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、コンピュータやワードプロセッサー等のフロ
ッピーディスクあるいはハードディスクのデータ転送に
多用されているダイレクトメモリアクセス（以下、ＤＭ
Ａという）転送が可能な機器に関する。
ッピーディスクあるいはハードディスクのデータ転送に
多用されているダイレクトメモリアクセス（以下、ＤＭ
Ａという）転送が可能な機器に関する。
（従来の技術）
一般に、コンピュータやワードプロセッサー等の機器に
おいてフロッピーディスクやハードディスクのデータを
転送方式として中央処理装置（以下、ＣＰＵという）を
介することなく■１０−メモリ間の高速なデータ転送が
可能なりＭＡ転送が多く用いられてきた。ここでＤＭＡ
転送について概略説明を行う。フロッピーディスクコン
トローラよりメモリにデータ転送を行う場合、ＣＰｔＪ
を介して転送を行うとＩ１０リードサイクルにより一度
ＣＰＵのレジスタにデータを取り込みその後メモリライ
トサイクルにてレジスタのデータをメモリに転送する。
おいてフロッピーディスクやハードディスクのデータを
転送方式として中央処理装置（以下、ＣＰＵという）を
介することなく■１０−メモリ間の高速なデータ転送が
可能なりＭＡ転送が多く用いられてきた。ここでＤＭＡ
転送について概略説明を行う。フロッピーディスクコン
トローラよりメモリにデータ転送を行う場合、ＣＰｔＪ
を介して転送を行うとＩ１０リードサイクルにより一度
ＣＰＵのレジスタにデータを取り込みその後メモリライ
トサイクルにてレジスタのデータをメモリに転送する。
すなわち２回のサイクルによりデータを転送する。一方
ＤＭＡ転送においてはＩｌｏに対しては特定のセレクト
信号（Ｄ Ａ ＣＫ信号）とＩ１０リード信号（■○Ｒ
Ｄ信号）、メモリに対してはアドレスとメモリーライト
信号（ＭＥＭＷ倍信号を出力し一回のサイクルにてデー
タ転送を行う。
ＤＭＡ転送においてはＩｌｏに対しては特定のセレクト
信号（Ｄ Ａ ＣＫ信号）とＩ１０リード信号（■○Ｒ
Ｄ信号）、メモリに対してはアドレスとメモリーライト
信号（ＭＥＭＷ倍信号を出力し一回のサイクルにてデー
タ転送を行う。
（発明が解決しようとする課題）
ところが高速なデータ転送を特長とするＤＭＡ転送も最
近のＣＰＵの高速化（１サイクル１００ ｎｓ径程度と
比較して処理サイクルが高速化されていない（１サイク
ル５００ ｎｓ径程度このためＤＭＡ転送を用いたｌサ
イクルの転送よりもＣＰＵを用いて２回のサイクルの方
が高速に転送できる。
近のＣＰＵの高速化（１サイクル１００ ｎｓ径程度と
比較して処理サイクルが高速化されていない（１サイク
ル５００ ｎｓ径程度このためＤＭＡ転送を用いたｌサ
イクルの転送よりもＣＰＵを用いて２回のサイクルの方
が高速に転送できる。
しかしメモリのアクセス時間に比べてＩｌｏのアクセス
時間が遅いことやＣＰＵでこれらの転送を行う場合一般
にＣＰＵはデータ転送にかかりきりになるため効率良い
システムを構築することができず低速なりＭＡ転送を依
然用いているのが現状である。これらよりＤＭＡ転送速
度を上げる方法以外にＤＭＡ装置（ＤＭＡＣ）がメイン
データバスを占有する時間を短くする方法が必要になる
。
時間が遅いことやＣＰＵでこれらの転送を行う場合一般
にＣＰＵはデータ転送にかかりきりになるため効率良い
システムを構築することができず低速なりＭＡ転送を依
然用いているのが現状である。これらよりＤＭＡ転送速
度を上げる方法以外にＤＭＡ装置（ＤＭＡＣ）がメイン
データバスを占有する時間を短くする方法が必要になる
。
本発明はＤＭＡＣがメインデータバスを占有する時間が
短縮できるデータ転送方式を提供することを目的とする
ものである。
短縮できるデータ転送方式を提供することを目的とする
ものである。
（課題を解決するための手段）
本発明は上記課題を達成するために、ＤＭＡ転送が可能
な■／○が接続されているローカルデータバスとメモリ
が接続されているメインデータバス間にデータ保持機能
を有するトランシーバと、ＣＰＵとＤＭＡＣ両者の工／
○に対するアクセスを調停する調停回路（アビータ）を
備えるようにしたものである。
な■／○が接続されているローカルデータバスとメモリ
が接続されているメインデータバス間にデータ保持機能
を有するトランシーバと、ＣＰＵとＤＭＡＣ両者の工／
○に対するアクセスを調停する調停回路（アビータ）を
備えるようにしたものである。
（作 用）
したがって本発明によれば、ＤＭＡＣがデータ転送を行
う際にバスの使用を要求するホールドリクエスト信号（
以下ＨＲＱ信号という）をＩｌｏが接続されたローカル
データバスのアクセス中はアサートせずにアービタを介
してデータ保持機能を有するトランシーバに転送する、
その後ＣＰＵに対してＨＲＱ信号をアサートしバスの使
用権を得てメモリに転送する。これによりＣＰＵがホー
ルドする時間を短くすることができるものである。
う際にバスの使用を要求するホールドリクエスト信号（
以下ＨＲＱ信号という）をＩｌｏが接続されたローカル
データバスのアクセス中はアサートせずにアービタを介
してデータ保持機能を有するトランシーバに転送する、
その後ＣＰＵに対してＨＲＱ信号をアサートしバスの使
用権を得てメモリに転送する。これによりＣＰＵがホー
ルドする時間を短くすることができるものである。
（実施例）
第１図は本発明の一実施例におけるデータ転送方式の構
成を示すものである。第１図において、１はＣＰＵ、２
はメインデータバスａを介して接続されているメモリ、
３はメインデータバスａとローカルデータバス５間にあ
ってデータを保持する機能を持ったトランシーバ、４は
ＤＭＡＣｌ３はＤ Ｍ Ａ転送が可能な工／○、６はＣ
ＰＵＩとＤＭＡＣ４のアクセスを調停するアービタであ
る。
成を示すものである。第１図において、１はＣＰＵ、２
はメインデータバスａを介して接続されているメモリ、
３はメインデータバスａとローカルデータバス５間にあ
ってデータを保持する機能を持ったトランシーバ、４は
ＤＭＡＣｌ３はＤ Ｍ Ａ転送が可能な工／○、６はＣ
ＰＵＩとＤＭＡＣ４のアクセスを調停するアービタであ
る。
またＣはＤＭＡＣ４より出力されるＨＲＱ信号、ｄはＨ
ＲＱ信号に対する応答信号（ＨＬＤＡ）、ｅはＣＰＵＩ
がＩｌｏにアクセスするためのリクエスト信号（工○Ａ
Ｃ３）、ｆはＤＭＡＣ４が工／○にアクセスするための
リクエスト信号（ＤＭＡＩＯ）、ｇはアービタ６により
調停されたトランシーバコントロール及びＩ１０許可信
号、ｈはｌ１０５からデータ転送を要求するデータリク
エスト信号（Ｄ ＲＥ Ｑ）、ｉはデータリクエスト信
号の応答信号（Ｄ Ａ ＣＫ）である。
ＲＱ信号に対する応答信号（ＨＬＤＡ）、ｅはＣＰＵＩ
がＩｌｏにアクセスするためのリクエスト信号（工○Ａ
Ｃ３）、ｆはＤＭＡＣ４が工／○にアクセスするための
リクエスト信号（ＤＭＡＩＯ）、ｇはアービタ６により
調停されたトランシーバコントロール及びＩ１０許可信
号、ｈはｌ１０５からデータ転送を要求するデータリク
エスト信号（Ｄ ＲＥ Ｑ）、ｉはデータリクエスト信
号の応答信号（Ｄ Ａ ＣＫ）である。
第２図は本発明の一実施例におけるＤＭＡ転送のタイミ
ングチャート（Ｉｌｏからメモリへの転送）を示すもの
であり、第３図は従来のＤＭＡ転送のタイミングチャー
ト（Ｉｌｏからメモリへの転送）を示すものである。
ングチャート（Ｉｌｏからメモリへの転送）を示すもの
であり、第３図は従来のＤＭＡ転送のタイミングチャー
ト（Ｉｌｏからメモリへの転送）を示すものである。
次に、上記実施例においてＩｌｏからメモリにデータ転
送を行う手順について説明する。
送を行う手順について説明する。
■／○からデータ転送を要求する信号ＤＲＥＱ信号りが
アサートされるとＤＭＡＣ４はアービタ６に対して■／
○アクセス要求信号であるＤＭＡ工○信号ｆを出力する
。アービタ６にて調停された後、ＤＭＡＣ４はＤＡＣＫ
信号ｉ信号−ド信号を出力し、ｌ１０５よりデータをト
ランシーバ３に保持させる。この後、ＤＭＡＣ４はＣＰ
Ｕ１に対してＨＲＱ信号信号量力しＨＬＤＡ信号ｄ信号
上ランシーバ３に保持していたデータをメインデータバ
スａを介してメモリ２へ転送する。
アサートされるとＤＭＡＣ４はアービタ６に対して■／
○アクセス要求信号であるＤＭＡ工○信号ｆを出力する
。アービタ６にて調停された後、ＤＭＡＣ４はＤＡＣＫ
信号ｉ信号−ド信号を出力し、ｌ１０５よりデータをト
ランシーバ３に保持させる。この後、ＤＭＡＣ４はＣＰ
Ｕ１に対してＨＲＱ信号信号量力しＨＬＤＡ信号ｄ信号
上ランシーバ３に保持していたデータをメインデータバ
スａを介してメモリ２へ転送する。
次にメモリ２より工１０５にデータを転送する場合は、
ｌ１０５からＤＲＥＱ信号りが出力されるとＤＭＡＣ４
はＨＲＱ信号信号量サートする。
ｌ１０５からＤＲＥＱ信号りが出力されるとＤＭＡＣ４
はＨＲＱ信号信号量サートする。
ＨＬＤＡ信号ｄ信号上−トされるとメモリ２よりトラン
シーバ３にデータを保持する。その後、ＨＲＱ信号信号
量ゲートしメインデータバスａをＣＰＵｌに返しＤＭＡ
Ｉ○信号ｆをアサートしてアービタ６により許可信号
を受けるとＤＡＣＫ信号１とライト信号によりトランシ
ーバ３のデータを工１０５に送る。
シーバ３にデータを保持する。その後、ＨＲＱ信号信号
量ゲートしメインデータバスａをＣＰＵｌに返しＤＭＡ
Ｉ○信号ｆをアサートしてアービタ６により許可信号
を受けるとＤＡＣＫ信号１とライト信号によりトランシ
ーバ３のデータを工１０５に送る。
第２図と第３図の本実施例と従来例におけるＩ／○から
メモリにデータ転送時のタイミングチャートを比較する
とＣＰＵがメインデータバスを使用できない時間は、本
実施例では従来例に比して大幅に短縮されたことがわか
る。
メモリにデータ転送時のタイミングチャートを比較する
とＣＰＵがメインデータバスを使用できない時間は、本
実施例では従来例に比して大幅に短縮されたことがわか
る。
（発明の効果）
本発明は上記実施例から明らかなように、ＤＭＡサイク
ルはメモリアクセス時間のみＣＰＵをホールドすればよ
いため、メインデータバスをＤＭＡＣが占有する時間が
短くてすみ効率のよいサイクルで転送を行うことができ
るという効果を有する。
ルはメモリアクセス時間のみＣＰＵをホールドすればよ
いため、メインデータバスをＤＭＡＣが占有する時間が
短くてすみ効率のよいサイクルで転送を行うことができ
るという効果を有する。
第１図は本発明の一実施例におけるデータ転送方式のシ
ステム構成図、第２図は本発明の一実施例におけるＤＭ
Ａ転送のタイミングチャート、第３図は従来例における
ＤＭＡ転送のタイミングチャートである。 １ ・・・ＣＰＵ、 ２ ・・・メモリ、 ３ ・
・・トランシーバ、 ４ ・・・ＤＭＡＣ，５・・・工
／○、 ６ ・・ アービタ、 ａ ・・・メインデー
タバス、 ｂ ・・・ローカルデータバス、ｃ −・
ＨＲＱ信号、 ｄ ・−ＨＬＤＡ信号、ｅ ・・・
ｌ０ＡＣ３信号、 ｆ ・・・０ＭＡｌ０信号、 ｇ
・・・ トランシーバコントロール及びＩ１０許可信号
、 ｈ ・・・ＤＲＥＱ信号、 １ ・・・ＤＡＣＫ信
号。 特許畠願人 松下電器産業株式会社
ステム構成図、第２図は本発明の一実施例におけるＤＭ
Ａ転送のタイミングチャート、第３図は従来例における
ＤＭＡ転送のタイミングチャートである。 １ ・・・ＣＰＵ、 ２ ・・・メモリ、 ３ ・
・・トランシーバ、 ４ ・・・ＤＭＡＣ，５・・・工
／○、 ６ ・・ アービタ、 ａ ・・・メインデー
タバス、 ｂ ・・・ローカルデータバス、ｃ −・
ＨＲＱ信号、 ｄ ・−ＨＬＤＡ信号、ｅ ・・・
ｌ０ＡＣ３信号、 ｆ ・・・０ＭＡｌ０信号、 ｇ
・・・ トランシーバコントロール及びＩ１０許可信号
、 ｈ ・・・ＤＲＥＱ信号、 １ ・・・ＤＡＣＫ信
号。 特許畠願人 松下電器産業株式会社
Claims (1)
- 中央処理装置（ＣＰＵ）とメインデータバスを介して接
続された主記憶素子（メモリ）と、前記ＣＰＵを介さず
に前記メモリとＩ／Ｏ間の高速転送が可能なダイレクト
メモリアクセス装置（ＤＭＡＣ）及びダイレクトメモリ
アクセス転送が可能な前記Ｉ／Ｏが接続されたローカル
データバスと、前記ＣＰＵが前記Ｉ／Ｏをアクセス中、
あるいは前記ＤＭＡＣが前記Ｉ／Ｏをアクセス中かを判
断し調停を行う調停回路と、前記ローカルデータバスと
前記メインデータバス間にデータを保持することが可能
なトランシーバにより構成されるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235888A JPH04116751A (ja) | 1990-09-07 | 1990-09-07 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235888A JPH04116751A (ja) | 1990-09-07 | 1990-09-07 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116751A true JPH04116751A (ja) | 1992-04-17 |
Family
ID=16992732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2235888A Pending JPH04116751A (ja) | 1990-09-07 | 1990-09-07 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105082A (en) * | 1997-05-15 | 2000-08-15 | Ricoh Company, Ltd. | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
-
1990
- 1990-09-07 JP JP2235888A patent/JPH04116751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105082A (en) * | 1997-05-15 | 2000-08-15 | Ricoh Company, Ltd. | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6026464A (en) | Memory control system and method utilizing distributed memory controllers for multibank memory | |
| US4937734A (en) | High speed bus with virtual memory data transfer and rerun cycle capability | |
| CA2026737C (en) | Bus master interface circuit with transparent preemption of a data transfer controller | |
| US5740376A (en) | Signaling protocol for a peripheral component interconnect | |
| EP0392657B1 (en) | System providing cache coherent direct memory access between dissimilar bus systems | |
| EP0559408B1 (en) | A method and apparatus for performing bus arbitration using an arbiter in a data processing system | |
| CA2007690C (en) | High speed bus with virtual memory data transfer capability | |
| CA2060820C (en) | Direct memory access for data transfer within an i/o device | |
| US6604159B1 (en) | Data release to reduce latency in on-chip system bus | |
| US5088028A (en) | Lock converting bus-to-bus interface system | |
| US5097483A (en) | Tri-statable bus with apparatus to drive bus line to first level and then second level for predetermined time before turning off | |
| US6047336A (en) | Speculative direct memory access transfer between slave devices and memory | |
| JPH04116751A (ja) | データ転送方式 | |
| JPH03122745A (ja) | Ｄｍａ制御方式 | |
| EP0507954B1 (en) | Device for controlling bus | |
| JPH1125036A5 (ja) | ||
| JPS62154045A (ja) | バス調停方式 | |
| JPH04130551A (ja) | キャッシュ制御方法 | |
| KR100451789B1 (ko) | 자원 공유를 위한 프로세서 중재장치 및 중재방법 | |
| JPH02101560A (ja) | バスインタフェース装置 | |
| JPH0351943A (ja) | 高速バスと低速バスのバスライン共用化方式 | |
| JPS6160162A (ja) | バス調停方式 | |
| JP3365419B2 (ja) | バス調停方法 | |
| JPH07504050A (ja) | コンピュータ化データ採取用周辺ｉ／ｏバス及びプログラム可能バスインターフェース | |
| JPH0341544A (ja) | マルチバスデータ転送制御方式のデータ処理装置 |