JPH04119413A - マイクロコンピュータの電源バックアップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主電源および補助電源を有し、主電源がオフ
した場合、バックアップ前処理を行った後、補助電源に
切り替えてバックアップを行う電源バックアップ回路に
関する。

（従来の技術） 一般に、マイクロコンピュータを利用した機器では、電
源がオフになった時に、ＲＡＭ等の揮発性メモリに記憶
されたデータが消滅しないように補助電源を設け、この
補助電源でメモリをバックアップしてデータを記憶し、
情報の消滅を防止している。

また、主電源がオフになった時には、マイクロコンピュ
ータで処理途中のデータをメモリに記憶する等のような
バックアップ前処理を行い、このバックアップ前処理後
にマイクロコンピュータを停止状態にし、メモリを補助
電源で作動させ、データの消滅を防止している。そして
、主電源がオフになった時に、前記バックアップ前処理
を行うために、主電源の電圧をコンデンサに蓄積し、こ
のコンデンサに蓄積された電圧でバックアップ前処理を
行っている。

更に、補助電源は単にメモリに記憶されたブタを保持し
得るに十分な電圧をメモリに供給すればよく、このデー
タ保持のためのメモリの最低電圧は通常の動作電圧より
も低いものでよいとともに、またマイクロコンピュータ
は補助電源では動作させないように停止状態にされるた
め、補助電源の電圧は主電源の電圧よりも低いものであ
り、補助電源の容量を小さくすることを可能としている
。なお、ＲＡＭのデータ保持のための最低電圧は例えば
２．５Ｖ程度である。

第４図はこの種の電源バックアップ回路の回路構成を示
すブロック図である。同図に示す電源バックアップ回路
は、端子１１を介して主電源からの電圧が供給され、こ
の電圧はダイオード］４を介してマイクロコンピュータ
システム］００に供給されるようになっている。また、
前記主電源およびダイオード１４には並列に補助電源１
２およびダイオード１３か接続され、主電源がオフにな
った場合、該補助電源からバックアップ用の電圧を供給
するようになっている。このバックアップ用の電圧は、
具体的にはマイクロコンビュータンステム１−００に設
けられているメモリのデータを保持するための電圧であ
り、主電源の電圧よりも低い電圧である。

各電源に接続されているダイオード］、３．１４は逆流
防止用のものであり、主電源が動作している場合には、
主電源の電圧が補助電源１２の電圧よりも高いので、ダ
イオード１３がカットオフされ、補助電源１２の電圧は
マイクロコンピュータシステム１００に供給されないよ
うになっている。

また、主電源がオフの場合には、補助電源］２の電圧に
よってダイオード１４がカットオフされているので、補
助電源の電圧が主電源の方に供給されないようになって
いる。

また、両ダイオード１３．１．４の接続点には、コンデ
ンサ］１］が接続されているが、このコンデンサ］１１
は主電源がオフになった時に、今まで蓄積していた主電
源の電圧をマイクロコンピュータシステム］、　ＯＯに
供給し、これによりマイクロコンピュータで処理途中の
データをメモリに記憶するバックアップ前処理を行うた
めのものである。

マイクロコンピュータシステム１００は、マイクロプロ
セッサからなるＣＰＵ１９と、データや一時的情報を記
憶する揮発性メモリであるＲＡＭ］６と、プログラムや
固定データ等を記憶する固定メモリであるＲＯＭ１７と
、外部機器とデータ交換を行うためのインタフェースで
ある入出力ホト１−８と、システムクロックを発生する
クロックジェネレータ／コントローラ（以下、ＣＧＣと
略称する）１１０とから構成され、前記ＣＰＵｌ９、Ｒ
Ａ　Ｍ　１−６、ＲＯＭ　１７および入出カポ−トコ−
８はアドレスバス２］、データバス２２およびコントロ
ールバス２３を介して互いに接続されている。また、Ｃ
ＧＣ１１０がらのクロック信号はＣＰＵ１９、ＲＡ　Ｍ
　１．６、ＲＯＭ１７および入出力ポート１８にそれぞ
れ供給されている。

更に、第４図に示す電源バックアップ回路を使用したマ
イクロコンピュータシステムは、端子］］に接続され、
主電源からの電圧を検出する電圧検出回路１−５を有し
ている。この電圧検出回路１５は、主電源がオフとなっ
て、主電源からの電圧がなくなると、低レベル信号を出
力し、主電源かオン状態であって、主電源から電圧が供
給されている場合には、高レベル信号を出力し、これら
の各出力信号はマイクロコンピュータシステム１゜Ｏの
ＣＰＵ１９の割り込み端子およびＣＧ　Ｃ］、　］０に
供給されている。

主電源がオフとなって、電圧検出回路１５がら低レベル
の出力信号がＣＰＵ１９の割り込み端子に供給されると
、ＣＰ　Ｕ　］、　９はバックアップ状態になるための
バックアップ前処理を行う。このバアップ前処理は、例
えばＲＡ　Ｍ　ｉ　６にデータを書き込み中の場合には
、その書き込み処理を続行する処理等であり、その処理
時間は数百μｓ程度である。なお、このバックアップ前
処理は、通常の動作電圧以下の低い電圧である補助電源
１２の電圧を使用しないで、主電源からの出力電圧に相
当する通常の動作電圧で作用させる必要があるため、前
記コンデンサ１１１に主電源から充電されてぃた電圧に
よって作動するようになっている。

上述したバックアップ前処理が終了すると、ＣＰＵ１９
は動作を停止してバックアップ状態になるように低レベ
ルの停止信号（ＨＡ　Ｌ　Ｔ）をＣＧＣｌｌｏに供給す
る。この結果、ＣＧ　Ｃ１１，０は発振を停止し、クロ
ックを止め、動作を停止する。

これによりマイクロコンピュータシステム］００は停止
状態になり、電源消費か非常に少なくなる。

電源消費はマイクロコンピュータシステムの構成によっ
て異なるが、ＣＭＯ８Ｉ　Ｃを使用した場合、通常動作
状態では大体数ｍＡから数十ｍＡまたはそれ以上である
のに対して、停止状態では数μＡから数十μＡ程度であ
る。更に具体的には、ＩＣ１個あたりの消費電流で比較
してみると、東芝製の７８０用のクロックジェネレータ
／コントワラＩＣであるＴＭＰＺ８４Ｃ６］、Ａでは、
仕様書によれば、動作時の消費電流は３ｍＡ（６ＭＨｚ
動作）であるのに対して、停止状態では十μへ以下であ
る。

また、」二連したように、主電源がオフになると、マイ
クロコンピュータシステム１００はバックアップ前処理
を実行開始するが、これと同時に］］１の電荷が消費さ
れまたは放電されていくと、補助電源１２からの電圧が
ダイオード１３を介してマイクロコンピュータシステム
１００に供給される。そして、この補助電源］２からの
電圧がマイクロコンピュータシステム］−〇〇のＲＡＭ
１６にデータ保持電圧として供給され、ＲＡ　Ｍ　１−
６は記憶したデータを消滅することなく保持し続けるの
である。

次に、主電源がオン状態になると、電圧検出回路］５か
ら高レベルの出力信号がＣＧ　Ｃ］、　１．０に供給さ
れ、これによりＣＧ　Ｃ１］−０はクロック発信動作を
開始する。しかしながら、ＣＧ　Ｃ１，１０は、クロッ
クの発振が安定するまでの例えば数ｍｓ〜数十ｍｓ程度
のウオーミングアツプ期間、クロックの出力を行わず、
またＣＰＵＩ　９に対して主電源がオンしたことを示す
割り込み信号を出力しない。そして、このウオーミング
アツプ期間の終了後、ＣＧＣ１１０はＣＰ　Ｕ　１９に
対して主電源がオンしたことを示す割り込み信号および
クロックを供給する。この結果、ＣＰＵ１９はＣＧＣ］
１０から割り込み信号およびクロックを供給されると、
停止信号（ＨＡＬＴ）を高レベルにし、これによりマイ
クロコンビュータンステム１００は動作状態になる。

前記ＣＧ　Ｃ］、　１．０は、第５図に示すように、水
晶発振子３８および該水晶発振子３８にスイッチ３５を
介して接続される発振器３６でクロックを発生し、該ク
ロックはアンド回路３７を介してウオーミングアツプ期
間を計数するためのカウンタ３９に供給されている。カ
ウンタ３９はウオーミングアツプ期間に相当する計数動
作を行うと、キャリ信号を出力する。このキャリ信号は
インバータ３１１て反転されて立ち下がりエツジ検出回
路３１３に供給され、立ち下がりエツジ検出回路３１３
で検出された立ち下がりエツジ信号が割り込み信号とし
てＣＰ　Ｕ　１９に供給されるとともに、このキャリ信
号はアンド回路３］２に供給され、これによりアンド回
路３７を介して発振器３６から供給されるクロックがア
ンド回路３１２から出力され、マイクロコンピュータシ
ステム１００の各部に供給され、マイクロコンピュータ
システム］００が作動するようになっている。

一方、ＣＰＵ１９からの停止信号（ＨＡ　Ｌ　Ｔ）はＣ
Ｇ　ＣＩ　１．０の立ち下がりエツジ検出回路３１で立
ち下がりエツジが検出され、この検出信号によってＳＲ
フリップフロップ３４がリセットされるとともに、カウ
ンタ３９がクリアされるようになっている。そして、Ｓ
Ｒフリップフロップ３４がリセットされると、その出力
Ｑが低レベルになり、これにより水晶発振子３８と発振
器３６との間を接続しているスイッチ３５がオフになり
、発振が停止するとともに、アンド回路３７およびアン
ド回路３］０がインヒビットされ、クロック出力の停止
およびカウンタ３９へのイネーブル信号の除去かそれぞ
れ行われる。

また、前記電圧検出回路］５か主電源のオンを検出する
と、このオン検出信号は、第５図においてインバータ３
２を介して立ち下がりエツジ検出］　０ 回路３３に供給され、その立ち下がりエツジ信号がＳＲ
フリップフロップ３４がセットされ、これによりスイッ
チ３５がオンして、発振器３６が作動し、クロックを出
力するとともに、アンド回路３１０を介してカウンタ３
９にイネーブル信号が供給され、これによりカウンタ３
９も作動し得るようになる。

第６図は第５図に示すＣＧ　Ｃ１］、　Ｏの各部の動作
波形を示すタイミング図であるが、同図（ａ）に示すよ
うに、主電源がオフになると、電圧検出回路］５の検出
出力信号が同図（ｂ）に示すように低レベルになり、こ
れにより電圧検出回路１５からＣＰＵ１９に割り込み信
号が供給され、ＣＰＵ１−９は同図（Ｃ，）に示すよう
にバックアップ前処理を例えば数百μＳの間実行した後
に停止状態になり、ＣＰＵ１９からＣＧ　Ｃ１］、　Ｏ
に対して停止信号（ＨＡＬＴ）が同図（ｄ）に示すよう
に供給される。なお、このバックアップ前処理は、主電
源がオフになっているため、前記コンデンサ１１１に充
電されていた電圧で行われる。また、主電源のオフとと
もに、補助電源］２からの補助電圧がダイオード］３を
介してマイクロコンピュタシステム１００に供給され、
バックアップ前処理された後にＲＡ　Ｍ　］、　６に記
憶されているデータを保持するようになっている。

停止り信号（ＨＡＬＴ）がＣＧ　Ｃ］−１０に供給され
ると、ＣＧ　Ｃ１１，０の立ち下がりエツジ検出回路３
１はその立ち下かりエツジを同図（ｅ）に示すように検
出し、この立ち下がりエツジによってＳＲフリップフロ
ップ３４を同図（ｇ）に示すようにリセットするととも
に、カウンタ３９をクリアし、これによりカウンタ３９
のキャリ信号は同図（ｊ）に示すように低レベルになる
。また、ＳＲフリップフロップ３４がリセットされると
、これによりスイッチ３５が同図（ｈ）に示すようにオ
フし、またアンド回路３７からのクロック出力も同図（
ｉ）に示すように停止し、ＣＧ　Ｃ］、　１０からのク
ロック出力も同図（ｎ）に示すように停止し、これによ
り停ｊ１−状態に入る。

次に、主電源がオフからオンになると、電圧検］　２ 出回路１５がこれを検出し、この検出出力がＣＧＣ］１
０のインバータ３２で反転され、その立ち下がりエツジ
が同図（ｆ）に示すように立ち下がりエツジ検出回路３
３で検出され、この信号によってＳＲフリップフロップ
３４が同図（ｇ）に示すようにセットされる。ＳＲフリ
ップフロップ３４がセットされると、スイッチ３５がオ
ンし、これにより発振器３６が作動して、クロックを出
力し、このクロックはアンド回路３７を介してカウンタ
３９に供給される。カウンタ３９はクロックを供給され
ると、該クロックを例えば数ｍｓ〜数士ｍｓのウオーミ
ングアツプ期間計数し、このウオーミングアツプ期間の
後に同図（ｊ）に示すようにキャリ信号を出力する。

カウンタ３９からのキャリ信号は、インバータ３］］で
反転され、この反転信号の立ち下がりエツジが立ち下が
りエツジ検出回路３１３で検出され、立ぢ下がりエツジ
検出回路３］３から同図（ｒｎ　）に示すように主電源
がオンになったことを示す割り込み信号がＣＰ　Ｕ　］
、　９に供給される。また、カウンタ３９からキャリ信
号は、アンド回路３１２に供給され、アンド回路３７を
介した発振器３６からのクロックが同図（ｎ）に示すよ
うにアンド回路３１２から出力され、ＣＰ　Ｕ　１．９
を始めとしてマイクロコンピュータシステム１００の各
部に供給される。ＣＰＵ’１９は、ＣＧ　Ｃ］１−０か
ら割り込み信号およびクロックが供給されると、同図（
ｄ）に示すように停止信号（ＨＡＬＴ）を高レベルにし
、動作状態になる。

第７図はオフ状態の主電源が瞬時オンになった場合の各
部の動作波形を示すタイミング図である。

更に具体的には、第７図は主電源のオン時間がＣＧ　Ｃ
］、　１０のウオーミングアツプ期間よりも短い間オン
になった場合のタイミング図である。

同図（ａ）に示すように、主電源がオンになると、電圧
検出回路］５が検出し、立ち下がりエツジ検出回路３３
から立ち下がりエツジ信号が同図（ｆ）に示すように出
力され、これによりＳＲフリップフロップ３４がセット
され、スイッチ３５がオンとなり、発振器３６が作動し
、同図（１）に示すようにアンド回路３７からクロ、ツ
クが出力される。そして、このクロックはカウンタ３９
においてウオーミングアツプ期間計数されるが、この種
数動作の間に同図（ａ）に示すように主電源が再度オフ
になってしまったとしても、カウンタ３９による計数動
作は継続し、ウオーミングアツプ期間の後、カウンタ３
９からキャリ信号が同図（ｊ）に示すように出力される
。

カウンタ３９からキャリ信号が出力されると、これによ
り立ち下がりエツジ検出回路３］３からＣＰ　Ｕ　１９
に対して主電源がオンになったことを示す割り込み信号
が同図（ｍ）に示すように出力されるとともに、アンド
回路３１２からクロックが同図（ｎ）に示すように出力
され、マイクロコンピュータシステム１−００の各部に
供給される。

この結果、ＣＰ　Ｕ　１．９は停止信号（ＨＡＬＴ）を
高レベルにし、これによりマイクロコンピュータシステ
ム１００は動作状態になるが、このとき、主電源はすで
にオフになっていて、電圧検出回路１５から低レベル信
号の割り込み信号が供給され、これによりＣＰ　Ｕ　１
−９は同図（Ｃ）に示すようにバックアップ前処理を実
施する。

（発明が解決しようとする課題） 上述したように、主電源がオンする期間がウオーミング
アツプ期間以下等のように短い場合にも、従来の電源バ
ックアップ回路はウオーミングアツプを継続し、ウオー
ミングアツプ期間の終了後、ＣＰＵに割り込みをかけ、
バックアップ前処理を行っているが、このように主電源
のオンが短い場合にも、バックアップ前処理用のコンデ
ンサ］１１から十分な動作電圧をマイクロコンピュータ
システムに供給するために、数百μｓのバックアップ前
処理に通常必要な電荷の十倍から数十倍の電荷をコンデ
ンサ１１１に充電可能なようにコンデンサ］−１１の要
領を大きくする必要かあり、非経済的であるとともに、
コンデンサの大きさが大きくなり、スペースファクタも
悪くなるという問題がある。

本発明は、上記に鑑みてなされたもので、その目的とす
るところは、バックアップ前処理用の小コ、６ さなコンデンサで適確なバックアップを行うことができ
る電源バックアップ回路を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明の電源バックアップ回
路は、主電源および補助電源を有し、主電源がオンした
場合、クロック発生用のウォミングアップを行い、主電
源がオフした場合、バックアップ前処理を行った後、補
助電源に切り替えて、バックアップを行う電源バックア
ップ回路であって、主電源がオンした後、比較的短い所
定時間以内に主電源かオフしたか否かを検出する検出手
段と、該検出手段により所定時間以内に主電源がオフし
たことを検出した場合、前記クロック発生用のウオーミ
ングアツプおよびバックアップ前処理を停止する停止手
段とを有することを要旨とする。

（作用） 本発明の電源バックアップ回路では、主電源がオンした
後、所定時間以内にオフした場合には、クロック発生用
のウオーミングアツプおよびバックアップ前処理を停止
している。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の一実施例に係わる電源バックアップ回
路に使用されるクロックジェネレータ／コントローラ、
すなわちＣＧＣの回路構成を示すブロック図である。

同図に示すクロックジェネレータ／コントローラＣＧＣ
は、第４図に示すものと同じ電源バックアップ回路に適
用されるものであるとともに、このＣＧＣは、前述した
第５図に示すＣＧＣにおいて主電源の瞬時的なオンにお
ける不具合を防止するための電圧検出回路１５て検出さ
れる主電源のオフ信号の立ち下がりエツジ信号がＣＰ　
Ｕ　１．９の停止状態（ＨＡＬＴ）の時に供給された場
合、ＳＲフリップフロップ３４を直ちにリセットし、こ
れによりウオーミングアツプおよびバンクアップ前処理
を行わないようにしているものであり、このために第５
図のＣＧＣ回路に立ち下がりエツジ検出回路６１、オア
回路６２およびアンド回路６３か追加されたものであり
、その他の構成および作用は第５図のＣＧＣと同じであ
り、同じ構成要素には同じ符号が（＝Ｊされている。

すなわち、新たに追加された立ち下がりエツジ検出回路
６１は、主電源がオフになった場合に電圧検出回路１５
で検出される主電源のオフ信号を供給され、このオフ信
号の立ち下がりエツジを検出するものであり、この検出
した立ち下がりエツジ信号は立ち下がりエツジ検出回路
６１からオア回路６２の一方の入力に供給され、該オア
回路６２を介してアンド回路６３の一方の入力に供給さ
れるようになっている。また、オア回路６２の他方の入
力には、停止信号（ＨＡＬＴ）が供給され、ＣＰＵ１９
か停止状態にない場合には、オア回路６２に供給される
立ち下がりエツジ検出回路６１からの立ち下がりエツジ
信号をマスクし、アンド回路６３に供給されないように
している。更に、アンド回路６３の他方の入力には、前
述した立ち下がりエツジ検出回路３１の立ち下がりエツ
ジ信号が供給されるようになっている。

次に、第２図に示すタイミング図を参照して、通常時の
作用を説明する。

第２図（ａ）に示すように主電源がオフになると、電圧
検出回路１５の検出出力信号は低レベルになる。この低
レベル信号は、前述したように第４図に示すＣＰＵ１９
の割り込み端子に人力され、これによりＣＰＵ１９はバ
ックアップ前処理を実行する。また、電圧検出回路１５
からの低レベル信号は、立ち下がりエツジ検出回路６］
に供給され、立ち下がりエツジ検出回路６１から立ち下
がりエツジ信号が第２図（ｆ）に示すように出力され、
オア回路６２に供給されるか、該オア回路６２の他方の
入力に供給されている停止信号（ＨＡＬＴ）はこの時高
レベルであるので、立ち下がりエツジ検出回路６１から
の立ち下がりエツジ信号は無視され、オア回路６２から
は高レベル信号かアンド回路６３に供給された状態にあ
る。

バックアップ前処理が終了すると、ＣＰ　Ｕ　］、　９
は第２図（ｄ）に示す停止信号（ＨＡＬＴ）を低レベル
にし、ＣＧＣの立ち下がりエツジ検出回路３］に供給し
、停止状態になる。立ち下がりエツジ検出回路３］はＣ
Ｐ　Ｕ　］、　９からの停止信号（ＨＡＬＴ）の立ち下
がりエツジを第２図（ｅ）に示すように検出し、アンド
回路６３を介してＳＲフリップフロップ３４をリセット
する。ＳＲフリップフロップ３４がリセットされると、
前述したように、ＣＧＣの発振器３６は発振を停止し、
ＣＧＣからのクロックの出力は停止する。

また、主電源がオフからオンになると、この状態は電圧
検出回路１５によって検出され、電圧検出回路１５から
の検出信号の立ち下がりエツジがインバータ３２を介し
て立ち下がりエツジ検出回路３３で検出される。立ち下
がりエツジ検出回路３３で検出された立ち下がりエツジ
信号は第２図（ｉ）に示すようにＳＲフリップフロップ
３４を゛セットする。ＳＲフリップフロップ３４がセッ
トされると、前述したと同様にＣＧＣの発振器３６が作
動して、クロックを発生し、このタロツクはアンド回路
３７を介してカウンタ３９に供給され、カウンタ３９は
ウオーミングアツプ期間の計数を行う。ウオーミングア
ツプ期間の計数後、カウンタ３９からキャリ信号が第２
図（ｎ）に示すように出力され、このキャリ信号により
立ち下がりエツジ検出回路３１３を介してＣＰＵ１９に
割り込み信号が供給されるとともに、アンド回路３］２
からクロックが出力され、マイクロコンピュータシステ
ム１００の各部に供給され、マイクロコンピュータシス
テム１００が作動するようになっている。

次に、第３図に示すタイミング図を参照して、主電源が
瞬時オンした場合の作用を説明する。

第３図（ａ９に示すように、主電源がオンすると、電圧
検出回路１５によって検出され、電圧検出回路１５の検
出信号の立ち下がりエツジがインバータ３２を介して立
ち下がりエツジ検出回路３３て検出される。立ち下がり
エツジ検出回路３３で検出された立ち下がりエツジ信号
は第２図（ｉ）に示すようにＳＲフリップフロップ３４
をセットする。ＳＲフリップフロップ３４がセットされ
ると、前述したと同様にスイッチ３５がオンとなって、
発振器３６が作動して、クロックを発生し、このクロッ
クはアンド回路３７を介してカウンタ３９に供給され、
カウンタ３９はウオーミングアツプ期間の旧敵を開始す
る。

そして、カウンタ３９がウオーミングアツプ期間の計数
を行っている最中に第２図（ａ）に示すように主電源が
オフになると、この状態は電圧検出回路１５で検出され
、このオフ検出信号の立ち下がりエツジが立ち下がりエ
ツジ検出回路６］て検出される。今の場合、主電源は瞬
時オンになって、すぐにオフになったものであるため、
ＣＰＵ１９からの停止信号（ＨＡＬＴ）は低レベルにあ
るため、第２図（ｆ）に示す立ち下がりエツジ検出回路
６］からの立ち下がりエツジ信号は第２図（ｇ）、（ｈ
）に示ずようにオア回路６２を介してアンド回路６３に
供給され、アンド回路６３の出力信号によってＳＲフリ
ップフロップ３４が第３図（ｊ）に示すようにリセット
されるとともに、カウンタ３９をクリアし、これにより
ウオーミングアツプ動作を中止するようになっている。

また、ＳＲフリップフロップ３４がリセットされると、
上述したと同様に、スイッチ３５がオフして、発振器３
６の発振動作が停止し、タロツクの出力も停止される。

この結果、マイクロコンピュータシステムは、従来のよ
うに主電源の瞬時的なオンによってＣＧ　Ｃ１１０がウ
オーミングアツプを行わないようになっているとともに
、またこの後続けてバックアップ前処理も行われないよ
うになっているのである。

［発明の効果］ 以上説明したように、本発明によれば、主電源がオンし
た後、所定時間以内にオフした場合には、クロック発生
用のウオーミングアツプおよびバックアップ前処理を停
止しているので、バックアップ前処理用のコンデンサの
容量を小さくすることができ、紅済化および小型化を図
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる電源バックアップ回
路に使用されるクロックジェネレータ／コントローラ（
ＣＧＣ）の回路構成を示すブロック図、第２図および第
３図は第１図のＣＧＣの各部の動作波形を示すタイミン
グ図、第４図は従来の電源バックアップ回路の構成を示
すブロック図、第５図は第４図の電源バックアップ回路
に使用されている従来のクロックジェネレータ／コント
ローラの回路構成を示すブロック図、第６図および第７
図は第５図のＣＧＣの各部の動作波形を示すタイミング
図である。 １２・・・補助電源 １５・・・電圧検出回路 １６・・・ＲＡＭ １９・・・ＣＰＵ ３１　３３．６１・・・立ち下かりエツジ検出回路３４
・・・ＳＲフリップフロップ ３６・・・発振器 ３９・・・カウンタ ２・・・オア回路 ３・・・アン ド回路

Claims (1)

【特許請求の範囲】
1. 主電源および補助電源を有し、主電源がオンした場合、
   クロック発生用のウォーミングアップを行い、主電源が
   オフした場合、バックアップ前処理を行った後、補助電
   源に切り替えて、バックアップを行う電源バックアップ
   回路であって、主電源がオンした後、比較的短い所定時
   間以内に主電源がオフしたか否かを検出する検出手段と
   、該検出手段により所定時間以内に主電源がオフしたこ
   とを検出した場合、前記クロック発生用のウォーミング
   アップおよびバックアップ前処理を停止する停止手段と
   を有することを特徴とする電源バックアップ回路。