JPH0411960B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイス及びそのテスト技術に
係る。本発明はICメモリ・デバイス及びそのテ
スト技術に関連している。本発明は、メモリ・ア
レイが埋設されているか否かに関係なく有用であ
る。

本発明書に於いて“埋設”という用語は、メモ
リ・アレイ、回路素子あるいは回路機能がチツプ
の入力／出力端子もしくはパツドからその全体も
しくは一部が直接にはアクセスできない様な、チ
ツプ上の他の回路系によつて包囲された、LSIチ
ツプ上に於ける上記のメモリ・アレイ、回路素子
あるいは回路機能の状態と定義する。

〔従来技術〕

メモリ・アレイの製造に関連する主な問題点は
デバイスをその性能の仕様に合わせる事を保証す
る事にある。メモリ・アレイを使用する場合の主
な問題点は、デバイスに与える制御信号が同じ性
能仕様内におさまる事を保証する事にある。これ
らのデバイスの性能が改良されるにつれて、これ
らの問題を安価に解決する事を保証するのがます
ます困難になる。

集積化のレベルが高くなると、回路設計者及び
コンポーネントの製造者は、論理設計者及びシス
テム製造者に対してより一層性能且つ複雑なメモ
リ・アレイを提供する事ができる。しかしながら
この事は、メモリ・デバイスの外部により一層手
の込んだ、メモリを適切にテストし、且つそれを
用いるための回路系が必要となる事を意味する。
究極的な性能を保証する経済的な手段が無いなら
ば、製造テスト装置及び支援回路の製造上の許容
度に於ける不正確さによつてデバイス設計に於け
る潜在的な改良は実現できないであろう。

メモリ・アレイをテストする場合の問題がこれ
まで広く議論されてきた。高い精度でもつて被検
デバイスに論理及びタイミング信号を与える特別
な目的のためのテスターを用いるのが本技術分野
に於いて一般的である。この種の装置は多種市販
されている。しかしながら、これらのメモリ・デ
バイスの性能に於ける改良は特別な目的のための
テスターのコストを相当上げる事なしに実行する
事ができない。

メモリ・アレイのテストの技術分野に於いて、
この特別なテストのための装置のコストを下げる
ための努力が長年にわたつてなされてきた。被験
デバイス（以下DUTという）へ印加される論理
信号の発生に係る技術分野に於いて多くの努力が
はらわれた。例えば米国特許第4195770号及び第
4293950号明細書にそれらの技術が開示されてい
る。

DUTに印加すべきタイミング信号の発生につ
いては米国特許第4263669号及び第4290137号明細
書に開示されている。米国特許第3961254号明細
書等には、テスト操作中にタイミング信号を与え
るために、外部テスターによつて半導体デバイス
の内部に埋設したメモリ・アレイをアクセスしう
る方法が開示されている。

しかしながら、従来の技術に於いてはタイミン
グ動作のための特別な外部テスト装置が必要であ
つた。

〔発明が解決しようとする問題点〕

本発明の目的は改良したメモリ・アレイ・チツ
プを提供する事である。

本発明の他の目的は容易にテストしうる高回路
密度の改良されたICデバイスを提供する事であ
る。

本発明の他の目的は容易にテストしうるICメ
モリ・アレイを提供する事である。

本発明の他の目的はIC回路デバイス内に埋設
したメモリ・アレイ等の回路をテストしうる改良
したICデバイスを提供する事である。

本発明の他の目的は単純なテスト装置を用いて
（手の込んだ複雑なメモリ・テスト装置を用いな
い）アレイの性能をテストしうるデバイスを提供
する事である。

本発明の更に他の目的はテストを助長しうる様
なLSI半導体デバイス製造する事である。

本発明の更に他の目的は従来のアレイ・チツプ
によつて必要とされたシステム・タイミング信号
に対する公差条件よりもゆるやかな条件でもつて
システムに於いて適切に動作させる事が可能な改
良されたICメモリ・アレイを提供する事にある。

従来はメモリの製造テスト並びに通常の機能的
動作の両方に用いうる、LSIチツプもしくは半導
体メモリ・アレイのためのタイミング信号を発生
しうる安価なオン・チツプ装置が存在しなかつ
た。本発明はこの点を解決するものである。

〔問題点を解決するための手段〕

本発明によるテスト回路によれば、メモリ・ア
レイ・チツプ上において、通常のメモリ・アレイ
（アドレス・デコーダ、ワード／ビツト・ドライ
バ、センス・アンプ等の周辺回路を備えている）
への論理的入力及び出力源に対してアドレス入
力、データ入力及びデータ出力のための各ラツチ
を付加接続し、所要のタイミング信号を発生する
制御ネツトワーク、即ち制御回路を付加接続し、
この制御回路の出力を上記ラツチ手段に接続する
と共にその入力に対して外部トリガ信号及び論理
制御信号を印加し、更に制御回路からの出力信号
の測定を選択的に実施するようにした構成に特徴
がある。

本発明のテスト回路を内蔵したメモリ・チツ
プ・アレイは、被テストメモリ・アレイの読取り
及び書込み手段に結合され各手段に所定のアドレ
スを供給するためのアドレス・ラツチ手段と、 上記書込み手段に結合され上記所定のアドレス
位置に書込むべきデータを供給するためのデータ
入力ラツチ手段と、 上記読取り手段に結合され上記所定アドレス位
置から読取られたデータを受取るためのデータ出
力ラツチ手段と、 トリガー信号チツプ入力端子、読取り／書込み
制御チツプ入力端子並びに上記全ラツチ及び上記
読取り／書込み手段に夫々結合された複雑の出力
端子を有するタイミング・制御回路手段とを含
み、 上記タイミング・制御回路手段は、直列接続さ
れたＮ個のトランジスタ回路から成る上記出力端
子対応タツプ付き遅延線及び該遅延線を電気的に
循環ループを形成するように選択的に接続するた
めの手段を含み、 上記読取り／書込み制御チツプ入力及びトリガ
信号チツプ入力に応働してメモリ・アレイのテス
ト動作のための全タイミング・制御信号を発生し
印加することを特徴とする。

このように、チツプ上にテスト用の機能的ブロ
ツクを設けたので、製造テストが簡単になる一
方、使用時におけるテストにおいても、アドレス
及びデータ入力路にラツチ手段が存在するため次
のサイクルのためのアドレス及びデータの更新を
現行のサイクルの完了前に実施することが可能に
なり、サイクル・タイムの削減になる。更に、チ
ツプ内で発生したタイミング・クロツクを用いて
メモリ・アレイへのアクセスを計測しており、こ
のクロツクの周波数は、クロツク遅延線を選択的
に循環型のループを形成するように再構成して外
部テスタにより非常に正確に計測できるので、メ
モリ・アレイへのアクセス時間を正確に計測でき
る。

次の作用について言及する。

チツプを外部のタイミングから隔離するための
第１のステツプは、アドレス及びデータ入力に対
して並びにデータ出力に対して直列にラツチを配
列する事である。これらのラツチを用いる事によ
つて生じる経費はオフ・チツプのレシーバ及びド
ライバの回路系もしくはアレイ・ドライバ回路な
いしセンス・アンプの回路系にラツチを組込む事
によつて最小にする事ができる。

これらのラツチを制御するためのクロツク信号
並びに実際のアレイ書込クロツクはオン・チツプ
で発生される。これらの制御信号は外部クロツク
の前縁によつてトリガされ、パルス幅を含む全て
の相対的タイミングは内部的制御される。例え
ば、書込サイクルに関して、アドレス・ラツチへ
のクロツク信号がまずオンとなり、次にアドレス
解読のオペレーシヨンのために十分な時間が経過
すると、アレイ書込クロツクがオンになる。外部
信号間のタイミングをとつた関係は必要でなく、
外部のトリガ・クロツクの幅でなくて、その一端
のみが重要である。読取モードに於けるデータ入
力ラツチのための並びにデータ出力ラツチのため
のクロツクは、同様な適当なタイミングでもつて
発生される。

これらのクロツクは全て外部クロツクによつて
トリガされた、適当に遅延した遷移を組合せる事
によつて発生される。１つの降下する信号と１つ
の遅れて立ち上がる信号とのNORによつて正の
クロツク・パルス（そのオフセツト即ち偏差及び
期間は２つの信号の遅延によつて決定される）を
与える。ラツチ及びアレイ回路系に必要な適当な
遅延は直列に配置したインバータもしくは他の方
法によつて発生しうる。

アレイのオペレーシヨンはこの遅延回路に厳格
に依存している。そのタイミングは、循環ループ
となる様にフイード・バツク制御回路を付加する
事によつて、相対的に安価な、単純なテスト装置
を用いて、製造中にテストする事ができる。ルー
プ周波数測定は従来の高価な遅延測定装置と比較
して極めて正確である。テストを行う際にもしも
固有ループ周波数が高過ぎるならば、回路の測定
エラーを最小にするために、ループに段を追加す
る前に周波数分割器を付加するべきである。

チツプは（アレイ自体を通る）一方の経路を
（遅延ネツトワークを通る）他方の径路に対して
競合させる事によつて機能するので、より遅い方
の径路に於ける遅延欠陥によつて、結果として生
じる全体的なDC機能エラーの故にオペレーシヨ
ンが首尾よく実施されない。遅延回路系に於ける
遅延欠陥もしくは全体的なプロセスのシフトが
RLF測定によつて検出される。このテストをの
がれる遅延回路に於ける小さな欠陥の可能性があ
るが、その確率は相対的に小さいものである。

遅延回路の径路遅延は、トラツキング・エラー
を補償するためにアレイを通る場合の遅延よりも
わずかに長くなる様に設計しなければならない。
歩留りにまで割込むのを避けるために、最高速の
遅延回路は最低速のアレイよりも遅くなければな
らない。何故ならば製造公差によつてタイミング
が変動するからである。両径路とも同じチツプ上
にあり、多数の段を含み、両方向への伝送を含む
ので、このトラツキング・エラーは最小である。
現時点の推測によると、このエラーは予測しうる
範囲のテスト装置を製造するためのテスターの精
度エラーよりも小さいと考えられる。

タイミング発生回路はアレイへのテスト・パタ
ーンの印加に影響を与えない。従つて所要の従来
のシーケンスを全て用いる事ができる。妨害欠陥
（disturb defect）を検出するために、テスター
がこれらのパターンを高い周波数で印加する事が
依然として必要であるが、そのテスターは精密な
相対的タイミングを与える必要がない。これによ
つてテスターのコストを約1/3に減じる事ができ
る。更に現在に於いては、遅延テストを実施し得
ない、非常に多数のピンを有するアセンブリ・レ
ベルのテスターの或るものは少くとも或る性能テ
ストを実行する事ができる。

システム使用に於いて、アドレス及びデータ入
力路に於いてラツチを用いる事によつて、アレイ
を通過する通路に関するサイクル時間の著しい削
減が可能となる。チツプ入力に於ける論理値がア
レイの動作サイクルの開始時に於いて与えられ、
サイクルの完了迄内部に保持されるので、次のサ
イクルのためのアドレス及びデータの変更は第１
サイクルの完了前に開始される。例えば、ラツチ
への入力に於けるクロツク及びデータ間には歪み
公差があるのが普通であるが、もしも4nSの歪み
があるならば、次のサイクルのデータと現在のサ
イクルのオペレーシヨンとの3nSの重複は不合理
ではない。10nSの径路に於いて動作するアレイ
の場合、これを7nSまで削減する事は、30％のサ
イクル・タイムの削減を意味する。読取サイクル
に於ける重複の故に、システム・データ流のため
にアドレス・ラツチを利用する事が必要となる。

この方法は論理チツプにも用いる事ができる。
この場合、論理機能が単純に定義され且つ調整さ
れているので、その方法はカスタム・チツプ設計
に非常に適応していると考えられる。もしもその
様に定義、調整されていないと、有効な一組のテ
スト・パターンを発生させる事は幾分困難になる
であろう。

以上に於いて、チツプ・テストに於ける利点
（テストの正確度及びコスト）、アセンブリ・テス
トに於ける利点（正確度及びコスト、高速バツフ
アを用いない遅延テストの実行能力並びに故障分
析）並びにシステム・オペレーシヨンの利点（よ
り高速のサイクル・タイム、より単純なクロツク
発生並びに統計的遅延設計）を奏する設計につい
て説明した。

〔実施例〕

第１図は本発明に於けるLSIチツプ即ち半導体
デバイス11をブロツク図です。

チツプ１１は、例えばメモリ・アレイ１２、制
御ネツトワーク即ち制御回路１９、データ入力ラ
ツチ２０、アドレス・ラツチ２１及びデータ出力
ラツチ２２を有している。メモリ・アレイ１２は
例えば64×８（８ビツト、64アドレス）の構成の
ものである。メモリ・アレイ１２は完全な基本的
メモリ・アレイ（通常のアドレス・デコーダ、ワ
ード／ビツト・ドライバ並びにセンス・アンプを
備えている）であるものとする。

データ入力ラツチ２０、アドレス・ラツチ２１
並びにデータ出力ラツチ２２は公知の態様で構成
されており、更に必要ならば米国特許第3761695
号明細書に開示されるLSSD（Level Sensitive
Scau Desiguを取り入れたものであつてもよい。
データ入力１５、アドレス入力１４並びにデータ
出力１３はチツプへの主入力部及び出力部に直接
接続されるが、システム機能に対して必要に応じ
てチツプ上のロジツクもしくは他のメモリ・アレ
イへ接続されてもよい。制御回路１９への入力１
６，１７及び１８はチツプの主入力部へ直接接続
する。

チツプ上に機能的ブロツク（制御回路１９、ラ
ツチ２０，２１及び２２）がない場合には、製造
テストに於いて複雑なタイミング関係を有する多
数の信号を発生させる事が必要となるであろう。
しかしながら、これらの機能的ブロツクを用いる
と、非常に単純なオペレーシヨンが可能であつ
て、実時間ではなくてスイツチングの順序のみを
制御すればよい。これによつて非常にシンプルな
テスタの使用が可能となり、製造プロセスに於け
るコストが相当削減できる。

この装置のキイポイントは制御回路１９にあ
る。該回路は次の様な機能を実行する。

制御回路はテスト・オペレーシヨンに於いてア
レイに対する全てのタイミング信号を与える。更
にそれはシステム・オペレーシヨンに於いてもア
レイへ全てのタイミング信号を与えるために用い
る。

更に制御回路はアレイに対してオペレーシヨン
のモード（読取もしくは書込）の信号を与える。

制御回路は外部のトリガ信号１６によつて命令
された場合にアレイに対して適切なタイミング・
シーケンスを開始する。

書込モードに於いて、性能テストは次の様な順
序で実行される。

読取／書込１７及び制御１８主入力部に適当な
信号を与える事によつてアレイに対する書込モー
ドを選択する。

アドレス入力信号線１４に所望のアドレス位置
を与える。

データ入力１５に所望のデータ・ビツトを与え
る。

トリガ入力１６にトリガ信号を与える。制御回
路１９によつて、書込タイミング・シーケンスが
自動的に生じる。これによつて選択したデータが
選択したアドレスへ書込まれる。記憶したデータ
は、発生された期間内に書き込まれたかどうかを
照合するためにアレイから読出される。

性能テストは読取モードに於いて次の様なシー
ケンスで実行される。

適当なデータをアレイ内の適当なワードとして
記憶する。

読取／書込１７及び制御１８主入力部に適当な
信号を置く事によつてアレイに対する読取モード
を選択する。

所望のアドレスと異なるアドレスをアドレス・
ラツチ２１にロードする。

アドレス入力信号線１４に所望のアドレス位置
を与える。

トリガ主入力１６上にトリガ信号を与える。制
御回路１９によつて自動的に読取タイミング・シ
ーケンスが生じ、アレイ１２への入力に於けるア
ドレス変更が生じる。もしもアレイが保証された
期間内に読取られないならば、適当な期間後に、
出力ラツチ２２はデータの記憶が阻止される。

以上に於いて、読取モードに於いてもあるいは
書込モードに於いても、アレイ１２並びにそれを
取巻くラツチ２０，２１，２２のための全てのタ
イミングが制御回路１９によつて発生される事を
説明した。アレイの仕様と整合させるために、後
述する様に任意所望のタイミングを発生させる事
ができる。全てのタイミングは、固定されたシー
ケンスのオペレーシヨンを開始する任意のトリガ
信号に対して参照される。例えば製造領域に於け
るテスターからの外部信号はそのタイミングの正
確度に関係なく印加する事ができる。

タイミングが制御回路１９によつてどの様にし
て発生されるかを更に詳しく説明する。第３図に
示される一実施例に於いて、全タイミング信号は
インバータ（NOT回路）を鎖状に設けた回路
（以下インバータ・チエインと称する）から発生
される。これは入力及び出力ラツチからのデータ
ないしアドレスの阻止及び放出を行うものを含
む。この非常に単純化した例に於いては、わずか
に２つのタイミング・パルスしか発生されない。
発生された波形を第２図に示す。Ｉ（インバータ）
及びＡ（AND）ゲートの遅延がパルス幅及びタイ
ミングを制御する。第３図のゲートは奇数段を通
過した結果としての遅延に等しいパルス幅を生じ
る。第４図に示す様にして、偶数の段による遅延
も容易に得る事ができる。更に、容量及び抵抗の
様な負荷を遅延、よつてパルス幅及びタイミング
の微調整のために用いる事ができる。

インバータ・チエインは全てのアレイ・タイミ
ングを与える様に用いられるので、それはテスタ
ーの延長部と考える事ができる。従つてこの回路
は、アレイをテストするために用いる前に、その
定められた速度で機能している事を保証するため
にテストしなければならない。最終的に、このテ
ストは安価なテスターの能力の範囲内で行なわね
ばならない。さもないと前述の本発明の利点が奏
せられないであろう。

第５図はインバータ・チエインへ単純な付加を
行つた例を示す。これはインバータ・チエインが
循環ループへ変換される特別なテスト・モードを
与える。高精度のタイミング・テストには適して
いないDC論理テスターが高い精度の周波数測定
を実施しうる事がしばしば見受けられる。循環ル
ープのサイクルの固有周波数を測定する事によつ
て、制御回路の実際の性能を判定する事ができ
る。もしもテスターの限界以上にループの固有周
波数が設定されるならば、精度を低下させる事な
く第５図のバツフア・アンプに於いて周波数分割
器を用いる事ができる。

制御回路がアレイと同じLSIチツプ上にあるの
で、“高速”チエインは“高速”アレイと同期す
るであろう。プロセスの変動による歩留りの低下
は殆ど生じない。

アレイ内に遅延欠陥を含む“高速”チツプは、
生成品の仕様内にあるかもしれない。しかしなが
ら、それと関連する“高速”制御回路によつてテ
ストされる場合は、そうならないかもしれない。
これを歩留りの低下（yield loss）と考えるべき
かどうかについて議論のあるところであるが、そ
れは多分長期にわたる問題を低減させるであろ
う。

この回路の実施に於いては、システム・モード
でラツチを使う事も、あるいはシステム・モード
のフラツシユ・スルー（flush through）オペレ
ーシヨンも排除されない。しかしながら、いくつ
かの例に見られる様に、制御回路に於ける遅延欠
陥がアレイに於ける欠陥をマスクし、よつてアレ
イをしてテストに合格せしめるので、フラツシ
ユ・スルー・モードに於けるオペレーシヨンは、
製造テスターに於いて適切に機能したアレイがシ
ステムに於いても適切に機能する確率を低下させ
るであろう。この回路は、テストを加速するかも
しくは単純化するために入力及び出力ラツチを利
用する他の回路と共存しうる。

本発明によつて、近接なタイミング公差を呈す
る製造テスターの必要性を回避しうるが、或るタ
イプの欠陥ないしは製造スループツトによつて
は、極めて高いテスト・レートを呈するテスター
の利用が必要となるかもしれない。本発明に於い
てはこのタイプのテスタの利用を排除するものは
ない。事実その様なテスタの設計は、チツプ入力
に於いてより広いタイミング公差を可能とする事
によつて著しく単純化される。

第６図、第７Ａ図、第７Ｂ図及び第７Ｃ図 第１図の制御回路１９の一実施例を第６図に詳
細に示す。この制御回路１９のオペレーシヨンの
３つのモードを第７Ａ図、第７Ｂ図及び第７Ｃ図
の出力波形の発生を示す事によつて説明する。以
下の説明に於いては、個々の回路成分のブロツク
遅延に等しい特定の時間単位は用いない。何故な
らば、実施されているICメモリ・アレイの性能
に応じてタイミングが変動するからである。

書込モード（第６図及び第７Ａ図） 第６図及び第７Ａ図を参照して第１図の制御回
路１９のオペレーシヨンを説明する。まず、読
取／書込入力４１を論理値０にセツトし、制御入
力４３を０にセツトしなければならない。トリガ
入力４２に於ける正の（０から１への）遷移によ
つてオペレーシヨンが開始される。これによつ
て、時間１に於いてブロツク１の出力に負の遷移
が呈せられ、時間６に於いてブロツク６の出力に
正の遷移が呈せられる。ブロツク１及び６の出力
は、ブロツク21及び22によつて組合わされて制御
回路からのアドレス信号４５及びデータ入力信号
４６で示す両出力部に時間２からはじまる５時間
単位のパルスを生じる。第１図に於いてこれらの
信号はアドレス２１及びデータ入力２０ラツチ・
クロツクを付勢する様に示されている。

第６図及び第７Ａ図に於いて、ブロツク23によ
つて結合されたブロツク３及び10の出力に於ける
同様の遷移が、書込クロツク出力４７に於いて時
間４がはじまる７時間単位幅のパルスを発生する
ために用いられる。この信号は第１図のアレイ１
２の書込クロツクを付勢するために用いられる。

これらが書込シーケンスを完了するために必要
な全ての制御信号である。時間７の後の任意の時
間に於いて、次のオペレーシヨン（引き続いて行
う書込サイクルもしくは読取サイクル）の準備の
ためにトリガが入力４２は０状態に戻される。

読取モード（第６図及び第７Ｂ図） 読取モードに於ける制御回路のオペレーシヨン
は上記の書込モードの場合と同様である。この場
合、読取／書込入力４１は１に、制御入力４３は
０にセツトしなければならない。トリガ入力４２
に於ける正の遷移がオペレーシヨンを開始する。
制御回路からのデータ入力４６及び書込クロツク
４７で示す出力には出力パルスが呈せられない。
しかしながら、ブロツク11及び16の出力がブロツ
ク24によつて結合されて、制御回路からのデータ
出力４８に於いて、時間12からはじまる５時間単
位のパルスが生じる。このパルスが第１図のデー
タ出力２２ラツチ・クロツクを付勢する。

前記の書込シーケンスの様に、以上に於いて述
べた制御信号が読取シーケンスを完了するのに必
要な全制御信号である。時間５の後の任意の時間
に於いて、次のオペレーシヨン（引き続き行なう
読取サイクルもしくは書込サイクル）の準備のた
めに、トリガ入力４２は論理０状態に戻される。

テスト・モード（第６図及び第７Ｃ図） テスト・モードは前記の２つのオペレーシヨ
ン・モードよりもずつと単純である。読取／書込
入力４１上の１、トリガ入力４２上の１並びに制
御入力４３上の１のプリセツト値がテスターによ
つて与えられる。循環ループはブロツク１ないし
16及びブロツク31によつて構成される。この信号
はバツフア・アンプ３２によつて取り出され、テ
スターによつて測定するためにテスト出力４４上
に与えられる。正確な時間ソースによつて制御さ
れる単純なカウンタをサイクルの周波数を決定す
るために用いる事ができ、循環ループに於ける遅
延欠陥を容易に検出することができる。

前記の利点に加えて、次の様な付加的な利点を
上げる事ができる。

システムに於いて、２つのアドレスを選択する
時間相互間に於いては、それらのアドレスはラン
ダムに変つてもよい。これは現存する設計のアレ
イの場合にはストレスを生じ、結果としてデータ
の喪失が呈せられる。本発明を用いると、アドレ
ス変更はトリガ信号が到来した時にのみアレイに
影響を与えるだけであるので、アレイはこの状態
から隔離される。従来、システム設計によつて必
要とされた複雑なタイミング関係はアレイ・チツ
プ上に組込んだ回路によつて単純化される。

埋設したアレイのテストも著しく単純化され
る。

制御回路１９の設計に関連して特定の実施例を
説明したが、他の態様のものも使用しうる事を理
解されたい。単一ポート・アレイについて制御回
路１９のための特定の設計について説明したが、
本発明の教示に従つて多重ポート・アレイに適し
た設計が容易に着想されるものと考えられる。ま
た、第１図とその説明からして、“アドレス・ラ
ツチ”、“データ入力ラツチ”並びに“データ出力
ラツチ”をアレイ回路に組込む事ができる事を理
解されたい。更に第１図に於いて、“読取制御１
７”及び“書込制御１８”は多重レベル入力を受
取るための単一の読取／書込制御入力であつても
よい。

〔発明の効果〕

本発明は製造に於けるテスト並びに通常の機能
的オペレーシヨンの両方に用いる事ができる。テ
ストに用いる場合に於いては、本発明によつて非
常に安価な周辺テスト装置を用いる事が可能とな
り、しかもメモリ・アレイがタイミングの仕様に
適合しているかどうかの判定に格別な正確度が呈
せられる。通常の機能的オペレーシヨンに於いて
は、欠陥のないオペレーシヨンが保証される。

【図面の簡単な説明】

第１図は本発明に従うLSIメモリ・アレイ・チ
ツプもしくは半導体デバイスのブロツク図、第２
図は本発明に従うメモリ・アレイ・チツプのオペ
レーシヨンの説明に用いる波形図、第３図ないし
第５図はメモリ・アレイ・チツプの制御回路の説
明に用いるブロツク図、第６図はメモリ・アレ
イ・チツプ（第１図）に用いる制御回路のブロツ
ク図、第７Ａ図ないし第７Ｃ図は第６図の制御回
路を用いる本発明のオペレーシヨンの説明に用い
る波形図である。 １１……チツプ、１２……メモリ・アレイ、１
３……データ出力、１４……アドレス入力、１５
……データ入力、１６……トリガ入力、１７……
読取／書込入力、１８……制御入力、１９……制
御回路、２０……データ入力ラツチ、２１……ア
ドレス・ラツチ、２２……データ出力ラツチ。

Claims (1)

1. 【特許請求の範囲】 １ 被テストメモリ・アレイの読取り及び書込み
   手段に結合され各手段に所定のアドレスを供給す
   るためのアドレス・ラツチ手段と、 上記書込み手段に結合され上記所定のアドレス
   位置に書込むべきデータを供給するためのデータ
   入力ラツチ手段と、 上記読取り手段に結合され上記所定アドレス位
   置から読取られたデータを受取るためのデータ出
   力ラツチ手段と、 トリガー信号チツプ入力端子、読取り／書込み
   制御チツプ入力端子並びに上記全ラツチ及び上記
   読取り／書込み手段に夫々結合された複数の出力
   端子を有するタイミング・制御回路手段と、 を備えたテスト回路を内蔵したメモリ・アレイ・
   チツプであつて、 上記タイミング・制御回路手段は、直列接続さ
   れたＮ個のトランジスタ回路から成る上記出力端
   子対応タツプ付き遅延線及び該遅延線を電気的に
   循環ループを形成するように選択的に接続するた
   めの手段を含み、 上記読取り／書込み制御チツプ入力及びトリガ
   信号チツプ入力に応働してメモリ・アレイのテス
   ト動作のための全タイミング・制御信号を発生し
   印加することを特徴とするメモリ・アレイ・チツ
   プ。