JPH04119733A - 読出しアドレス作成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 伝送速度１．５４４Ｍｂｐｓの１次群の集中配置データ
フォーマットの信号を、タイムスロット交換部のＲＡＭ
に書込み、読み出し、伝送速度１゜５４４Ｍｂｐｓの１
次群の分散配置データフォーマットの信号に変換する為
の、読出しアドレス作成回路に関し、 ＬＳｉ化が出来、且つ簡単な構成の読出しアドレス作成
回路の提供を目的とし、 フレームビット入力でクリアされクロックをカウントし
、出力を読み出しアドレスの下位３ビツトとし、桁上げ
時はＨレベルとなる桁上げ出力を５ビツトフリツプフロ
ツプ（以下ＦＦと称す）のイネーブル端子に入力する３
ビツトカウンタと、該フレームビット入力でクリアされ
、イネーブル端子にＨレベルが入力すると、入力値を、
読み出しアドレスの下位より４ビツト以上の上位５ビツ
トとして出力すると共に、１８以上デコーダ及び、５ビ
ツト全加算器の第１の入力端子に入力する該５ビツトＦ
Ｆと、 該５ビツトＦＦよりの入力が１８に等しいか大きい時は
Ｈレベルをセレクタに出力する該１８以上デコーダと、 ６及び１５が入力し、Ｌレベル入力時は６を選択し、Ｈ
レベル入力時は１５を選択し、該５ビツト全加算器の第
２の入力端子に入力させる該セレクタと、 該第１．第２の入力端子に入力する該セレクタ及び該５
ビツトＦＦの出力値を加算し、加算した値を該５ビツト
ＦＦの入力値として出力する該５ビツト全加算器とによ
り構成する。

〔産業上の利用分野〕

本発明は、ディジタル同期端局装置等にて、伝送速度１
．５４４Ｍｂｐｓの１次群の集中配置データフォーマッ
トの信号を、遅延量配分に対する柔軟性を確保し、伝送
路インタフェース及び局内同期インタフェースの多重方
式との整合性を計る為に、タイムスロット交換部のＲＡ
　Ｍに書込み、読み出し、伝送速度１．５４４Ｍｂｐｓ
の１次群の分散配置データフォーマットの信号に変換す
る為の、読出しアドレス作成回路の改良に関する。

伝送速度１．５４４Ｍｂｐｓの１次群の集中配置データ
フォーマットを示すと、第４図に示す如くで、各チャネ
ル（以下ＣＨと称す）８ビツトの６個のＣＨでタイムス
ロット交換の回線設定単位（以下ＨＧと称す）とし、Ｈ
ＧＩ−ＨＧ４夫々にＣＨＩ〜ＣＨ６の８ビツトの信号を
配置し、先頭のフレームビットを加えて１９３ビツトと
なっている。

又伝送速度１．５４４Ｍｂｐｓの１次群の分散配置デー
タフォーマットを示すと、第５図に示す如くで、ＨＧＩ
〜ＨＧ４の８ビツトのＣＨＩ、次にＨＧＩ〜ＨＧ４の８
ビツトのＣＨ２，・・・次にＨＧＩ〜ＨＧ４の８ビツト
のＣＨ６の如く配置し、先頭のフレームビットを加えて
１９３ビツトとなっている。

〔従来の技術〕

第６図は従来例のタイムスロット交換回路のブロック図
である。

第６図では第４図に示す如き集中配置データフォーマッ
トのデータを、フレームパルスでクリアされる８ビツト
カウンタ６の出力アドレスにてＲＡＭ７に書込み、読出
しアドレス作成回路１０よりのアドレスにて読み出し、
先頭にフレームビットを付して第５図に示す如き分散配
置データフォーマットのデータに変換する。

この場合の、読み出しアドレスは、第６図（Ａ）に示す
如くで、読み出しアドレス８ビツトの内、下位３ビツト
で各ＣＨの８ビツトの読み出しアドレスθ〜７を作成し
、下位より４ビツト以上の５ビツトで、０より６づづ増
加した０、６，１２．１８、次は全体に、更にｌを加え
たｌ、７゜１３．１９、次は全体に、更に１を加えた２
、８゜１４．２０、次は全体に、更に１を加えた３、９
゜１５．２１、次は全体に、更に１を加えた４、　　１
０．１６，２２、次は全体に、更に１を加えた５゜１１
．１７．２３を作成せねばならない。

このアドレスを作成する為に、第６図の読出しアドレス
作成回路１０では、交換時のフレームパルスでクリアさ
れる８ビツトカウンタ８にての、下位３ビツトで０〜７
を作成し、下位より４ビツト以上の５ビツトをＲＯＭ９
に入力し、ＲＯＭ９より第６図（Ａ）に示す如き値を、
上位５ビツトの値として出力させる。

この場合は、勿論ＲＯＭ９には、８ビットカウンタ８の
上位５ビツトの１〜２４が入ノＪすると、第６図（Ａ）
の左から右向けの値が出力するようにしである。

しかし、読出しアドレス作成回路１０をＬＳｉ化しよう
とするとＲＯＭ９がある為にＬＳｉ化が出来ない。

ＬＳｉ化が出来るようにする為には、従来の技術では、
ＲＯＭ９の代わりに、入力が変化すると直ちに出力が変
化する論理回路を用い第６図（Ａ）に示す、上位５ビツ
トで表す読み出しアドレスを作成することになる 〔発明が解決しようとする課題〕 しかしながら、入力が変化すると直ちに出力が変化する
論理回路を用い第６図（Ａ）に示す、上位５ビツトで表
す読み出しアドレスを作成するには、上位５ビツトで表
す読み出しアドレスが、複雑な規則で変化するものであ
る為に、回路が複雑になる問題点がある。

本発明は、ＬＳｉ化が出来、且つ簡単な構成の読出しア
ドレス作成回路の提供を目的としている〔課題を解決す
るための手段〕 第１図は本発明の原理ブロック図である。

伝送速度１．５４４Ｍｂｐｓの、フレームビットを伴う
、各ＣＨ８ビットの、６ＣＨＸ４の信号を、６ＣＨづつ
でタイムスロット交換のＨＧとし、各ＨＧには第１ｃＨ
から第６ＣＨを並べて４回線ＨＧ分配置した集中配置デ
ータフォーマットの信号を、ＲＡＭに書込み、読み出し
て、４ＨＧの第１ＣＨ〜第６ＣＨの各ＣＨを４個づづ並
べて配置した分散配置データフォーマットの信号に変換
する為の読み出しアドレスを作成する、読出しアドレス
作成回路を構成するに際し、 第１図に示す如く、交換時のフレームヒツト入力でクリ
アされクロックをカウントし、出力を読み出しアドレス
の下位３ビツトとし、桁上げ時はＨレベルとなる桁上げ
出力を５ビツトＦＦ２のイネーブル端子に入力する３ビ
ツトカウンタｌと、該フレームビット入力でクリアされ
、イネーブル端子にＨレベルが入力すると、入力値を、
読み出しアドレスの下位より４ビツト以上の上位５ビツ
トとして出力すると共に、１８以上デコーダ３及び、５
ビツト全加算器４の第１の入力端子Ｂに入力する該５ビ
ツトＦＦ２と、 該５ビツトＦＦ２よりの入力信用８に等しいか大きい時
はＨレベルをセレクタ５に出力する該１８以上デコーダ
３と、 ６及び１５が入力し、Ｌレベル入力時は６を選択し、Ｈ
レベル入力時は１５を選択し、該５ビツト全加算器４の
第２の入力端子Ａに入力させる該セレクタ５と、 該第１．第２の入力端子Ｂ、Ａに入力する、該セレクタ
５及び該５ビツトＦＦ２の出力値を加算し、加算した値
を該５ビツトＦＦ２の入力値として出力する該５ビツト
全加算器４とにより構成する。

〔作　用〕

第２図は第１図の各部のタイムチャートである。

第１図の３ビツトカウンタ１及び５ビツトＦＦ２には第
２図（Ａ）に示す１．５４４Ｍｂｌ）ｓの信号のクロッ
ク及び第２図（Ｂ）に示す交換を実施する時のフレーム
パルスが入力するようになっており、このフレームパル
スが入力するとクリアされる。

３ビツトカウンタ１は、第２図（Ａ）のクロックをカウ
ントし、第２図（Ｃ）に示す如き０〜７の値を出力し、
読み出しアドレスの下位３ビツトを作成するものであり
、７の時キャリー出力（以下ＣＯと称す）は第２図（Ｄ
）に示す如くＨレベルとなり、５ビツトＦＦ２をイネー
ブルとする。

イネーブルとなると５ビツトＦＦ２では、第２図（Ａ）
に示すクロックの立ち上がりで、Ｄ端子に入力する値が
出力され、最初は入力値は０であるので第２図（Ｅ）に
示す如く０が出力され、このＯの出力は、１８以上デコ
ーダ３及び５ビツト全加算器４の第１入力端子Ｂに入力
する。

１８以上デコーダ３では入力値が１８以下なので、第２
図（Ｆ）に示す如くＬレベルが出力され、セレクタ５で
は、６を選択し、５ビット全加算器４の第２入力端子Ａ
に入力し、第２図（Ｇ）に不す如（加算され加算された
６の値が５ビツトＦＦ２のＤ端子に入力する。

次に３ビツトカウンタｌがカウントアツプしてゆきＣＯ
がＨレベルとなると、５ビツトＦＦ２の出力は第２図（
Ｅ）に示す如く６になる。

すると、第２図（Ｇ）に示す如く、５ビツト全加算器４
の出力は６＋６＝１２となり、１２の値が５ビツトＦＦ
２のＤ端子に入力する。

次の３ビツトカウンタ３のＣＯのＨレベルで、５ビツト
ＦＦ２の出力は第２図（Ｅ）に示す如（１２になる。

同様の動作で５ビツトＦＦ２の出力の値が１８になると
、１８以上デコーダ３の出力は第２図（Ｆ）に示す如く
Ｈレベルとなり、セレクタ５は１５を選択して５ビツト
全加算器４の第２の入力端子Ａに入力させる。

すると５ビツト全加算器４にて加算した値は１８＋１５
＝３３となるが、５ビツト全加算器の特性で、この時の
出力値は第２図（Ｇ）に示す如く、３２で割った余りの
１が出力され、５ピツ）ＦＦ２に入力する。

すると、上記と同様の動作により、５ビツトＦＦ２の出
力は第２図（Ｅ）に示す如く、７，１３゜１９と変化し
てゆき、５ビツト全加算器４の加算値が第２図（Ｇ）に
示す如＜１９＋１５＝３４となると、５ビツト全加算器
の特性で、この時の出力値は第２図（Ｇ）に示す如く、
３２で割った余りの２が出力され、５ビツトＦＦ２に入
力する。

このような動作を続け、５ビツトＦＦ２の出力値は、第
２図（Ｅ）に示す如く２３になり、この時、フレームパ
ルスで３ビツトカウンタ１と共にクリアされる。

このようにすれば、５ビツトＦＦ２の出力値は、第６図
（Ａ）に示す、読み出しアドレスの上位５ビツトの値と
なる。

よって、読出しアドレス作成回路は、３ビットカウンタ
ｌ、５ビットＦＦ２．１８以上デコーダ３、セレクタ５
，５ビツト全加算器４の構成で実現出来るので、ＬＳｉ
化が出来且つ、従来技術の入力が変化すると直ちに出力
が変化する論理回路を用いる読出しアドレス作成回路の
構成より簡単な構成となる。

〔実施例〕

第３図は本発明の実施例の読出しアドレス作成回路のブ
ロック図である。

第３図では、５ビツト全加算器４の５ビツトの入力端子
Ａの１６をアースにし、又２と４に電圧Ｖを印加し、ア
ンド回路１２の出力が０の時は５ビツト全加算器４の入
力端子Ａには６が入力するようにしている。

又第１図の１８以上デコーダ３をオア回路１１とアンド
回路１２で構成し、５ビツトＦＦ２の２゜４．８．１６
の値の出力をオア回路１１に入力し、オア回路１１の出
力と、５ビツトＦＦ２の１６の値の出力とをアンド回路
１２に入力し、５ビツトＦＦ２の出力が１８以下の時は
アンド回路１２の出力をＬレベル、１８以上になった時
、アンド回路１２の出力をＨレベルとし、５ビツト全加
算器４の入力端子Ａに入力する値を１５とするようにし
ている。

よって、第１図のセレクタ５は、５ビツト全加算器４の
入力端子Ａへの配線で構成している。

第３図の動作は、第１図の動作を、第２図を用いて〔作
用〕の欄で説明したと同じであるので省略する。

このようにすれば、読出しアドレス作成回路は、３ビッ
トカウンタｌ、５ビットＦＦ２．オア回路１１とアンド
回路１２よりなる１８以上デコーダ３．５ビツト全加算
器４の構成で実現出来るので、ＬＳｉ化が出来、従来技
術の入力が変化すると直ちに出力が変化する論理回路を
用いる読出しアドレス作成回路の構成より簡単な構成と
なる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、ＬＳｉ化が出
来、且つ簡単な構成の読出しアドレス作成回路が得られ
る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は第１図の各部のタイムチャート、第３図は本発
明の実施例の読出しアドレス作成回路のブロック図、 第４図は集中配置のデータフォーマット、第５図は分散
配置のデータフォーマット、第６図は従来例のタイムス
ロット交換回路のブロック図である。 図において、 １は３ビツトカウンタ、 ２は５ビツトフリツプフロツプ、 ３は１８以上デコーダ、 ４は５ビツト全加算器、 ５はセレクタ、 ６．８は８ビツトカウンタ、 ７はＲＡＭ、 ９はＲＯＭ。 ＩＯは読出しアドレス作成回路、 １１はオア回路、 ２はアンド回路を示す。

Claims (1)

1. 【特許請求の範囲】 フレームビット入力でクリアされクロックをカウントし
   、カウント出力を読み出しアドレスの下位ｎビットとし
   、桁上げ時はＨレベルとなる桁上げ出力をｍビットフリ
   ップフロップ（２）のイネーブル端子に入力するｎビッ
   トカウンタ（１）と、 該フレームビット入力でクリアされ、イネーブル端子に
   Ｈレベルが入力すると、入力値を、読み出しアドレスの
   上位ｍビットとして出力すると共に、デコーダ（３）及
   び、ｍビット全加算器（４）の第１の入力端子に入力す
   る該ｍビットフリップフロップ（２）と、 該ｍビットフリップフロップ（２）よりの入力が所定値
   に等しいか大きい時はＨレベルをセレクタ（５）に出力
   する該デコーダ（３）と、 第１の固定値と第２の固定値を入力し、Ｌレベル入力時
   は第１の固定値を選択し、Ｈレベル入力時は第２の固定
   値を選択し、該ｍビット全加算器（４）の第２の入力端
   子に入力させる該セレクタ（５）と、 該第１、第２の入力端子に入力する該セレクタ（５）及
   び該ｍビットフリップフロップ（２）の出力値を加算し
   、加算した値を該ｍビットフリップフロップ（２）の入
   力値として出力する該ｍビット全加算器（４）とよりな
   ることを特徴とする読出しアドレス作成回路。