JPH0226150A - アドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 例えばＰＣＭ多重化装置において、メモリを介して多重
度の変更を行なう際に、このメモリの読出しアドレスを
生成するようにしたアドレス発生回路に関し、 回路規模を小さくすることを目的とし、導入されるクロ
ック信号に同期して、所定ビットの計数動作を行ない、
計数結果の最上位ビット−をアドレス値＠最下位ビット
として出力するカウンタと、カウンタに計数の初期値を
供給する初期値設定手段とを備え、初期値設定手段から
供給された初期値に応じて計数を行ない、計数の最上位
ビットを最下位ビットとするアドレス値を生成するよう
に構成する。

〔産業上の利用分野〕

本発明は、アドレス発生回路に関し、例えばＰＣＭ多重
化装置において、メモリを介して多重度の変更を行なう
際に、このメモリの読出しアドレスを生成するようにし
たアドレス発生回路に関するものである。

〔従来の技術〕

一般のディジタル電話交換においては、各電話装置から
送られてきた音声信号をディジタルデータに変換し、多
重化した後に交換処理を行なう。

この交換の前処理において符号化された音声データを多
重化する装置がＰＣＭ多重化装置であり、入出力信号の
多重度の違いにより多種類の装置がある。

ところで、上述したＰＣＭ多重化装置においては、導入
されたデータを一旦メモリに格納し、格納したデータの
中の所定のデータのみを抽出して取り出す必要が生じる
。このようなデータの抽出（読出し）を行なうためには
、所定間隔でしかも任意の初期値で読出しアドレスを生
成する回路が必要である。

第５図に従来例の構成を示す。

図に示したアドレス発生回路は、偶数のアドレス値を生
成するための８進カウンタ５１１と、奇数のアドレス値
を生成するための８進カウンタ５１３と、これら（奇数
と偶数）の切り分けを行なうための２進カウンタ５１５
と、２人力の何れか一方を選択して出力する３つのセレ
クタ５４１゜５４３．５４５と、２つのデコーダ５２１
．５２３と、アンドゲート５３１とを備えている。

各カウンタにはクロック信号が共通に供給されており、
このクロック信号に同期した計数動作が行なわれる。

日進カウンタ５１１の３ビツトの出力端子のそれぞれは
３つのセレクタ５４１〜５４５の各第１入力端子に接続
されており、８進カウンタ５１３の３ビツトの出力端子
のそれぞれは３つのセレクタ５４１〜５４５の各第２入
力端子に接続されている。

これらの３つのセレクタ５４１〜５４５の制御端子には
２進カウンタ５１５の出力が供給されており、各セレク
タでは２進カウンタ５１５の出力値に応じて日進カウン
タ５１１あるいは８進カウンタ５１３の出力を選択する
。

この２進カウンタ５１５の出力は、各セレクタの制御端
子に供給されると共に、アドレス値の最下位ビットとし
て出力される。

従って、２進カウンタ５１５の計数値が「０」であると
きは、例えば８進カウンタ５１１の出力（３ビツト）が
各セレクタで選択され、合計４ビツトの偶数のアドレス
値が得られる。

同様に、２進カウンタ５１５の計数値がｒｌＪであると
きは、８進カウンタ５１３の出力（３ビツト）が各セレ
クタで選択され、合計４ビツトの奇数のアドレス値が得
られる。

また、デコーダ５２１及びデコーダ５２３は、８進カウ
ンタ５１１，５１３における計数動作の初期値を供給す
るためのものである。

例えば、デコーダ５２１はロードパルスＡ（負論理）に
応じて８進カウンタ５１１の計数の初期値（３ビツトデ
ータ）を作成し、８進カウンタ５１１はロードパルスＡ
に応じてこの初期値を取り込み、以後この値を初期値と
する計数を行なう。

同様に、デコーダ５２３はロードパルスＢ（負論理）に
応じて８進カウンタ５１３の計数の初期値（３ビツトデ
ータ）を作成し、８進カウンタ５１３はロードパルスＢ
に応じてこの初期値を取り込み、以後この値を初期値と
する計数を行なう。

また、これらのロードパルスＡ及びロードパルスＢは、
アンドゲート５３１を介して２進カウンタ５１５に供給
されており、２進カウンタ５１５番こ、おける計数値を
変更することもできる。

尚、各カウンタにおける初期値は最大８通り考えられ、
これらを切り分けるための各口＝ドパルスは複数ビット
の構成となる。

このような構成によって、従来のアドレス発生回路は、
任意の値を初期値とした奇数あるいは偶数のアドレス値
を生成することが可能となり、このアドレス値に応じて
メモリからの所定データの読出しを行なっていた。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、奇数あるいは
偶数のアドレス値を生成するために２つの８進カウンタ
５１１，５１３を用いており、更にこれらのカウンタ出
力を選択するために２進カウンタ５１５及び３つのセレ
クタ５４１，５４３゜５４５を用いており、回路規模が
大きくなるという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、回路規模を小さくするようにしたアドレス発生回
路を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のアドレス発生回路の原理ブロック図
である。

回において、カウンタ１１１は、導入されるクロック信
号に同期して、所定ビットの計数動作を行ない、計数結
果の最上位ビットをアドレス値の最下位ビットとして出
力する。

初期値設定手段１２１は、カウンタ１１１に計数の初期
値を供給する。

従って、全体として、初期値設定手段１２１から供給さ
れた初期値に応じて計数を行ない、計数の最上位ビット
を最下位ビットとするアドレス値を生成するように構成
されている。

〔作　用〕

初期値設定手段１２１からカウンタ１１１に計数の初期
値が供給され、カウンタ１　ｌｆはこの初期値に応じて
クロック信号に同期した計数を行な・う。このときカウ
ンタ１１１における計数結果は、計数の最上位ビットを
アドレス値の最下位ビットとして出力される。

本発明にあっては、カウンタ１１１の計数値の最上位ビ
ットをアドレス値の最下位ビットとすると共に、初期値
設定手段１２１によってカウンタ１１１の初期値を設定
することにより、任意の値を初期値とした奇数あるいは
偶数のアドレス値を生成するためのカウンタが１つです
み、回路規模を小さくすることが可能となる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明のアドレス発生回路を適用した一実施
例の全体構成を示す。また、第３図は読出しアドレスカ
ウンタの詳細構成を示す。

■　　　　　　　　と　　１　　　　のここで、本発明
の実施例と第１図との対応関係を示しておく。

カウンタ１１１は、１６進カウンタ３１１に相当する。

初期値設定手段１２１は、デコーダ３２１．アンドゲー
ト３２３に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図において、本発明のアドレス発生回路を適用した
実施例（多重度変換回路）は、データを格納するＲＡＭ
２１１と、入力されるシリアルデータをＮビットのパラ
レルデータに変換するシフトレジスタ２１３と、ＲＡＭ
２１１の出力データを一時保持するラッチ回路２１５と
、ＲＡＭ２１１の書込みアドレスを生成する書込みアド
レスカウンタ２３１と、本発明のアドレス生成動作によ
ってＲＡＭ、２１１の読出しアドレスを生成する読出し
アドレスカウンタ２２１と、各カウンタに動−作指示を
与えるデコーダ２４１と、基本動作クロック信号を作成
するメインカウンタ２５１と、ＲＡＭ２１１に書込みア
ドレスあるいは読出しアドレスの一方を供給するための
インバータ２６７゜オアゲート２６５及び２つのアンド
ゲート２６１゜２６３とを備えている。

ＲＡＭ２１１は、書込みアドレスカウンタ２３１から供
給される書込みアドレスで指定される格納領域に、シフ
トレジスタ２１３から出力されるＮビットのパラレルデ
ータを格納すると共に、読出しアドレスカウンタ２２１
から出力される読出しアドレスで指定される格納領域の
データを出力する。この出力データは、ラッチ回路２１
５を介して外部に取り出される。

この読出しアドレスカウンタ２２１において、初期値を
任意に設定した奇数あるいは偶数の読出しアドレスを生
成してＲＡＭ２１１に供給することにより、ＲＡＭ２１
１に格納されているデータの中の所定データを読み出し
て、多重度変換を行なう。

ｉｉシ　　　レスカラン　の 第３図において、ＲＡＭ２１１の読出しアドレスを生成
する読出しアドレスカウンタ２２１は、供給されるクロ
ック信号に同期して計数値「０」から「１５」までの計
数動作を行なう１６進カウンタ３１１と、１６進カウン
タ３１１に計数の初期値を供給するデコーダ３２１と、
アンドゲート３２３とを備えている。

１６進カウンタ３１１のバイナリ−入力端子Ａ。

Ｂ、Ｃ，Ｄのそれぞれには、デコーダ３２１から出力さ
れる４ビツト出力の各ビットが供給されており、イネー
ブル端子ＥＮには固定データ“１”（＋５Ｖ）が供給さ
れている。

また、例えば２つの初期値を指定するために、２つのロ
ードパルスａ、ｂ（共に負論理）がデコーダ３２１に供
給されている。この２つのロードパルスａ、ｂは、アン
ドゲート３２３の２つの入力端にそれぞれ入力されてお
り、アンドゲート３２３の出力は１６進カウンタ３１１
のロード端子Ｌ（負論理）に供給されている。

１６進カウンタ３１１の４つの出力端子ＱＡ、Ｑ１＋Ｑ
ｃ、Ｑｏから出力される４ビツトデータは、最上位ビッ
トを最下位ビットに並べ換えて読出しアドレスとして出
力する。つまり、アドレスデータの最下位ビットをＤｌ
、下位から２ビツト目をＤ２、下位から３ビツト目をＤ
Ｊ、最上位ビットをＤ４とすると、出力端子ＱＤからは
データＤＩが出力される。同様にして、出力端子ＱＡか
らはデータＤ２が、出力端子Ｑ、からはデータＤ３が、
出力端子ＱｃからはデータＤ４が出力される。

ｌ−」１権剖！■か（ト） 次に本発明のアドレス発生回路を適用した読出しアドレ
スカウンタ２２１の動作について説明する。

第４図に、読出しアドレスカウンタ２２１における計数
動作のタイミングを示す。

図において、「クロック信号」は１６進カウンタ３１１
のクロック端子ＣＫに供給されるクロック信号を、「ロ
ードパルスＪはアンドゲート３２３から１６進カウンタ
３１１のロード端子りに供給される信号を、ｒＡ、Ｂ、
Ｃ，ＤＪはデコーダ３２１から１６進カウンタ３１１の
バイナリ−入力端子Ａ、Ｂ、Ｃ，Ｄのそれぞれに供給さ
れる初期値データを、’ＱＡ、Ｑｓ、ＱＣ，ＱＤ　Ｊは
１６進カウンタ３１１の４ビツト出力端子Ｑ　Ａ、　Ｑ
　＊、　Ｑ　Ｃ＋　Ｑ。のそれぞれから出力されるビッ
トデータをそれぞれ示している。

また、「アドレス１」はアドレス値の最下位ビットＤ１
を、「アドレス２」は下位から２ビツト目のＤ２を、「
アドレス３」は下位から３ビツト目のＤＪを、「アドレ
ス４」は最上位ビットＤ４を、「アドレス値」は読出し
アドレスカウンタ２２１から出力される４ビツトのアド
レスデータを１０進数で表した値をそれぞれ示している
。

尚、図中のｒＤｏｎ’ｔ　Ｃａｒｅ」は、ロードパルス
ａ。

ｂ供給時以外のデコーダ３２１の出力データであり、不
定あるいは不必要なデータを示している。

いま、ロードパルスａの供給によってアドレス値“６°
゛を指定し、ロードパルスｂの供給によっ−てアドレス
値“１３パを指定するものとする。

通常１６進カウンタ３１１は、クロック端子ＣＫに供給
されているクロック信号に同期した計数動作を行なう。

この計数動作において出力される計数値の最上位ビット
は、４ビツトアドレスの最下位ビットＤ１となるため、
偶数アドレスの歩進（０→２→４→６→８→１０→１２
→１４）と奇数アドレスの歩進（１→３→５→７→９→
１１→１３→１５）とを交互に繰り返す。

この通常動作中にデコーダ３２１にロードパルスａが供
給されると、デコーダ３２１は、１６進カウンタ３１１
の入力端子Ａにビットデータ゛１″を、入力端子Ｂにビ
ットデーダ′１パを、入力端子Ｃにビットデータ゛′０
°゛を、入力端子りにビットデーダ′０°゛を供給する
。

また、このロードパルスａはアンドゲート３２３を介し
て１６進カウンタ３１１のロード端子りに供給される。

１６進カウンタ３１１は、このロード端子りへのロード
パルスａの供給に応じて、デコーダ３２１から供給され
た４ビツトデータ（“３°°）を取り込む。

以後、１６進カウンタ３１１は、次のクロック信号の立
ち上がりに同期して、初期値を３゛とした計数動作を行
なう。読出しアドレスカウンタ２２１からはこの計数値
の最上位ビットを最下位ビットとして出力されるため、
アドレス値“６゛を初期値としたアドレス生成が行なわ
れる。

また、デコーダ３２１にロードパルスｂが供給されると
、デコーダ３２１は、入力端子Ａにビットデータ“０”
を、入力端子Ｂにビットデータ“１°”を、入力端子Ｃ
にビットデータ“１″を、入力端子りにビットデータ“
１″を供給する。

また、このロードパルスｂはアンドゲート３２３を介し
て１６進カウンタ３１１のロード端子りに供給される。

１６進カウンタ３１１は、このロード端子りへのロード
パルスｂの供給に応じて、デコーダ３２１から供給され
た初期値４ビツトデータ（“１４”）を取り込む。

以後、１６進カウンタ３１１は、次のクロック信号の立
ち上がりに同期して、初期値を“１４パ゛とした計数動
作を行なう。読出しアドレスカウンタ２２１からはこの
計数値の最上位ビットを最下位ビットとして出力される
ため、アドレス値“１３°“を初期値としたアドレス生
成が行なわれる。

■、　　　　のまとめ このように、１６進カウンタ３１１の最上位ビットを最
下位ビットとするアドレス値を生成することにより、奇
数アドレスの歩進動作と、偶数アドレスの歩道動作とを
交互に繰り返す。また、任意の値のアドレス生成を行な
う場合は、供給したロードパルスに応じてデコーダ３２
１で初期値を作成して、１６進カウンタ３１１に供給す
る。１６進カウンタ３１１は、デコーダ３２１から供給
される値を初期値として計数を開始する。

従って、１つの１６進カウンタ３１１で奇数アドレス及
び偶数アドレスの生成を行なうと共に、生成するアドレ
ス値を任意に指定することが可能となり、読出しアドレ
スカウンタ２２１の回路規模を小さくすることができる
。

また、このように回路規模を小さくすることにより、コ
スト低減が可能となると共に、ＬＳＩ化し易くなる効果
もある。

■　　　の゛りＥ なお、上述した本発明の実施例にあっては、２種類の初
期値を指定するために２つのロードパルスａ、ｂを用い
たが、任意の初期値を指定するためには複数個のロード
パルスあるいはこれらの組み合わせに応じてデコーダ３
２１で初期値をデコードするようにする。

また、実施例では、１６進の計数動作について奇数値と
偶数値とを分けるようにしたが、他のビット数のアドレ
スデータを生成する場合も、同様にして計数値の最上位
ビットを生成アドレスの最下位ビットとするようにすれ
ばよい。

更に、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕 上述したように、本発明によれば、カウンタの計数値の
最上位ビットをアドレス値の最下位ビットとすると共に
、初期値設定手段によってカウンタの初期値を設定する
ことにより、任意の値を初期値とした奇数あるいは偶数
のアドレス値を生成することができるので、実用的には
極めて有用である。

【図面の簡単な説明】

第１図は本発明のアドレス発生回路の原理ブロック図、 第２図は本発明のアドレス発生回路を適用した一実施例
の全体構成図、 第３図は実施例の読出しアドレスカウンタの構成図、 第４図は実施例の動作タイミング図、 第５図は従来例の構成図である。 図において、 １１１はカウンタ、 １２１は初期値設定手段、 ２１１はＲＡＭ、 ２１３はシフトレジスタ、 ２１５はラッチ回路、 ２２１は読出しアドレスカウンタ、 ２３１は書込みアドレスカウンタ、 ２４１．３２１はデコーダ、 ２５１はメインカウンタ、 ２６１．２６３，３２３はアンドゲート、２６５はオア
ゲート、 ２６７はインバータ、 第 図 １２方右上（ｆＪ　ｃへイ勤＼イアか・才１＾に丈［２
１第２図 １は１６進カウンタである。 言売出し丁ドレスカウシ９必撰八回 第３図

Claims (1)

【特許請求の範囲】
1. （１）導入されるクロック信号に同期して、所定ビット
   の計数動作を行ない、計数結果の最上位ビットをアドレ
   ス値の最下位ビットとして出力するカウンタ（１１１）
   と、 前記カウンタ（１１１）に計数の初期値を供給する初期
   値設定手段（１２１）と、 を備え、前記初期値設定手段（１２１）から供給された
   初期値に応じて計数を行ない、計数の最上位ビットを最
   下位ビットとするアドレス値を生成するように構成した
   ことを特徴とするアドレス発生回路。