JPH04120907A - オペアンプ回路 - Google Patents
オペアンプ回路Info
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- JPH04120907A JPH04120907A JP2241777A JP24177790A JPH04120907A JP H04120907 A JPH04120907 A JP H04120907A JP 2241777 A JP2241777 A JP 2241777A JP 24177790 A JP24177790 A JP 24177790A JP H04120907 A JPH04120907 A JP H04120907A
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45214—Offset in a differential amplifier being reduced by control of the substrate voltage, the voltage being either fixed or variable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
オペアンプ回路に関し、
入力電圧に対する出力電圧の直線性を第１の電源から第
２の電源まで保証することができるオペアンプ回路を提
供することを目的とし、第１及び第２の一導電型チャネ
ルのＭｏｓトランジスタが差動接続され、入力電圧を差
動増幅する差動増幅回路部と、差動増幅回路部の第１の
電源側に接続された第１及び第２の他導電型チャネルの
ＭＯＳトランジスタからなるカレントミラー回路部と、
差動増幅回路部の第２の電源側に接続された定電流回路
部と、第２の一導電型チャネルのＭＯＳトランジスタの
ドレイン端子にゲート端子が接続された第３の他導電型
チャネルのＭＯＳトランジスタと定電流回路とからなる
出力回路部とを備えたオペアンプ回路において、第１及
び第２の一導電型チャネルのＭＯＳトランジスタをしき
い値が第２の電源以下のディプレッション型のものとす
るとともに、第１及び第２の一導電型チャネルのＭＯＳ
トランジスタのバックゲートを第２の電源に直接接続し
た。
２の電源まで保証することができるオペアンプ回路を提
供することを目的とし、第１及び第２の一導電型チャネ
ルのＭｏｓトランジスタが差動接続され、入力電圧を差
動増幅する差動増幅回路部と、差動増幅回路部の第１の
電源側に接続された第１及び第２の他導電型チャネルの
ＭＯＳトランジスタからなるカレントミラー回路部と、
差動増幅回路部の第２の電源側に接続された定電流回路
部と、第２の一導電型チャネルのＭＯＳトランジスタの
ドレイン端子にゲート端子が接続された第３の他導電型
チャネルのＭＯＳトランジスタと定電流回路とからなる
出力回路部とを備えたオペアンプ回路において、第１及
び第２の一導電型チャネルのＭＯＳトランジスタをしき
い値が第２の電源以下のディプレッション型のものとす
るとともに、第１及び第２の一導電型チャネルのＭＯＳ
トランジスタのバックゲートを第２の電源に直接接続し
た。
［産業上の利用分野］
本発明はオペアンプ回路に関するものである。
近年のオペアンプ回路には出力電圧範囲の拡大が要求さ
れている。そのため、出力電圧の直線性を保証できる範
囲を拡大する必要がある。
れている。そのため、出力電圧の直線性を保証できる範
囲を拡大する必要がある。
［従来の技術］
従来のオペアンプ回路として第３図に示すような電圧フ
ォロワ型出力バッファがある。
ォロワ型出力バッファがある。
第１及び第２のｎＭＯｓＭＯＳトランジスタＴ２のソー
ス端子を互いに結合して差動増幅回路部１が構成され、
各ｎＭＯ３トランジスタＴＩ。
ス端子を互いに結合して差動増幅回路部１が構成され、
各ｎＭＯ３トランジスタＴＩ。
Ｔ２のドレイン端子は第１及び第２のｐＭＯＳトランジ
スタＴ３．Ｔ４を介して電源ＶＤＤに接続されている。
スタＴ３．Ｔ４を介して電源ＶＤＤに接続されている。
第１及び第２のｐＭＯＳトランジスタＴ３．Ｔ４により
カレントミラー回路部２が構成され、各ｐＭＯｓＭＯＳ
トランジスタＴ４のゲート端子は前記第１のｎＭＯ３ト
ランジスタＴ１のドレイン端子に接続されている。
カレントミラー回路部２が構成され、各ｐＭＯｓＭＯＳ
トランジスタＴ４のゲート端子は前記第１のｎＭＯ３ト
ランジスタＴ１のドレイン端子に接続されている。
又、前記第１及び第２のｎＭＯｓＭＯＳトランジスタＴ
２のソース端子は抵抗Ｒ，ｎＭＯｓトランジスタＴ５．
Ｔ６よりなる定電流回路部３を介して低圧電源（グラン
ド）ＧＮＤに接続されている。そして、前記第２のｎＭ
ＯｓＭＯＳトランジスタゲート端子には入力電圧ＶＩＮ
が入力され、第１のｎＭＯ３トランジスタＴ１のゲート
端子は出力端子１０に接続されている。
２のソース端子は抵抗Ｒ，ｎＭＯｓトランジスタＴ５．
Ｔ６よりなる定電流回路部３を介して低圧電源（グラン
ド）ＧＮＤに接続されている。そして、前記第２のｎＭ
ＯｓＭＯＳトランジスタゲート端子には入力電圧ＶＩＮ
が入力され、第１のｎＭＯ３トランジスタＴ１のゲート
端子は出力端子１０に接続されている。
出力回路部４は第３のｐＭＯ８ｌ−ランジスタＴ７と、
前記抵抗Ｒ，，ｎＭＯ３トランジスタＴ５とｎＭＯ３ト
ランジスタＴ８よりなる定電流回路とで構成され、第３
のｐＭＯ３トランジスタＴ７はゲート端子に前記第２の
ｎＭＯ３トランジスタＴ２のトレイン端子が接続され、
ドレイン端子に出力端子１０が接続されている。
前記抵抗Ｒ，，ｎＭＯ３トランジスタＴ５とｎＭＯ３ト
ランジスタＴ８よりなる定電流回路とで構成され、第３
のｐＭＯ３トランジスタＴ７はゲート端子に前記第２の
ｎＭＯ３トランジスタＴ２のトレイン端子が接続され、
ドレイン端子に出力端子１０が接続されている。
そして、前記第１及び第２のｎＭＯＳトランジスタＴＩ
、Ｔ２としてエンハンスメント型のものが使用されると
ともに、両ＭＯ３トランジスタＴｌ、Ｔ２のバックゲー
トは両ＭＯＳトランジスタＴｌ、Ｔ２のソース端子に接
続されている。
、Ｔ２としてエンハンスメント型のものが使用されると
ともに、両ＭＯ３トランジスタＴｌ、Ｔ２のバックゲー
トは両ＭＯＳトランジスタＴｌ、Ｔ２のソース端子に接
続されている。
尚、第２のｐＭＯＳトランジスタＴ４と出力端子ＩＯと
の間には位相補償容量Ｃが設けられている。
の間には位相補償容量Ｃが設けられている。
従って、入力電圧ＶＩＮが上昇して、ｎ’ＭＯ３）ラン
シスタＴ１のゲート端子の電位（フィードバック電圧Ｖ
Ｆ）より高くなった時、ｎＭＯｓＭＯＳトランジスタト
レイン電位が下がり、そのｎＭ○ＳＭＯＳトランジスタ
Ｔ２イン電位に基づいて出力回路部４のトランジスタＴ
７のソース・トレイン間の電位が下がり、出力端子１０
の出力電圧Ｖ ＯＵＴは上昇する。そして、出力電圧Ｖ
ＯＵＴの上昇に伴って上昇するフィードバック電圧ＶＦ
によって、出力電圧Ｖ ０ｔＪＴはその時の入力電圧Ｖ
ＩＮと等しい電圧に保持される。
シスタＴ１のゲート端子の電位（フィードバック電圧Ｖ
Ｆ）より高くなった時、ｎＭＯｓＭＯＳトランジスタト
レイン電位が下がり、そのｎＭ○ＳＭＯＳトランジスタ
Ｔ２イン電位に基づいて出力回路部４のトランジスタＴ
７のソース・トレイン間の電位が下がり、出力端子１０
の出力電圧Ｖ ＯＵＴは上昇する。そして、出力電圧Ｖ
ＯＵＴの上昇に伴って上昇するフィードバック電圧ＶＦ
によって、出力電圧Ｖ ０ｔＪＴはその時の入力電圧Ｖ
ＩＮと等しい電圧に保持される。
［発明が解決しようとする課題］
しかしながら、上記従来のオペアンプ回路では第１及び
第２のｎＭＯ３トランジスタＴｌ、Ｔ２をエンハンスメ
ント型のものとしているため、それらのしきい値ＶＴが
低圧電源、即ち、０７以上である。従って、入力電圧Ｖ
ＩＮがしきい値ＶＴ以下のレベルの時、第１及び第２の
ｎＭＯｓＭＯＳトランジスタＴ２はオフしてしまうため
、第４図に示すようにノードａの電位レベルはＯｖとな
り、ノードｂの電位レベルはほぼ電ｉ Ｖ ＤＤのレベ
ルとなってｐＭＯ３ｌ−ランジスタＴ７がオフする。こ
れにより、出力電圧Ｖ ＯＵＴは０■となってしまい、
入力端子ＶＩＮが低い側では入力端子ｉＮに対して正常
な出力電圧Ｖ ＯＵＴを保証することができないという
問題点があった。
第２のｎＭＯ３トランジスタＴｌ、Ｔ２をエンハンスメ
ント型のものとしているため、それらのしきい値ＶＴが
低圧電源、即ち、０７以上である。従って、入力電圧Ｖ
ＩＮがしきい値ＶＴ以下のレベルの時、第１及び第２の
ｎＭＯｓＭＯＳトランジスタＴ２はオフしてしまうため
、第４図に示すようにノードａの電位レベルはＯｖとな
り、ノードｂの電位レベルはほぼ電ｉ Ｖ ＤＤのレベ
ルとなってｐＭＯ３ｌ−ランジスタＴ７がオフする。こ
れにより、出力電圧Ｖ ＯＵＴは０■となってしまい、
入力端子ＶＩＮが低い側では入力端子ｉＮに対して正常
な出力電圧Ｖ ＯＵＴを保証することができないという
問題点があった。
本発明は上記問題点を解決するためになされたものであ
って、入力電圧に対する出力電圧の直線性を第１の電源
から第２の電源まで保証することができるオペアンプ回
路を提供することを目的とする。
って、入力電圧に対する出力電圧の直線性を第１の電源
から第２の電源まで保証することができるオペアンプ回
路を提供することを目的とする。
［課題を解決するための手段］
本発明は上記目的を達成するため、第１及び第２の一導
電型チャネルのＭＯＳトランジスタが差動接続され、入
力電圧を差動増幅する差動増幅回路部と、差動増幅回路
部の第１の電源側に接続された第１及び第２の他導電型
チャネルのＭＯＳトランジスタからなるカレントミラー
回路部と、差動増幅回路部の第２の電源側に接続された
定電流回路部と、第２の一導電型チャネルのＭＯＳトラ
ンジスタのドレイン端子にゲート端子が接続された第３
の他導電型チャネルのＭＯＳトランジスタと定電流回路
とからなる出力回路部とを備えたオペアンプ回路におい
て、第１及び第２の一導電型チャネルのＭＯＳトランジ
スタをしきい値が第２の電源以下のディプレッション型
のものとするとともに、第１及び第２の一導電型チャネ
ルのＭＯＳトランジスタのバックゲートを第２の電源に
直接接続した。
電型チャネルのＭＯＳトランジスタが差動接続され、入
力電圧を差動増幅する差動増幅回路部と、差動増幅回路
部の第１の電源側に接続された第１及び第２の他導電型
チャネルのＭＯＳトランジスタからなるカレントミラー
回路部と、差動増幅回路部の第２の電源側に接続された
定電流回路部と、第２の一導電型チャネルのＭＯＳトラ
ンジスタのドレイン端子にゲート端子が接続された第３
の他導電型チャネルのＭＯＳトランジスタと定電流回路
とからなる出力回路部とを備えたオペアンプ回路におい
て、第１及び第２の一導電型チャネルのＭＯＳトランジ
スタをしきい値が第２の電源以下のディプレッション型
のものとするとともに、第１及び第２の一導電型チャネ
ルのＭＯＳトランジスタのバックゲートを第２の電源に
直接接続した。
又、第１及び第２の他導電型チャネルのＭＯＳトランジ
スタをしきい値の小さいものとした。
スタをしきい値の小さいものとした。
［作用］
第１の発明では、差動増幅回路部の第１及び第２の一導
電型チャネルのＭＯＳトランジスタをしきい値か第２の
電源以下のディプレッション型のものとしているため、
第１及び第２の一導電型チャネルのＭＯ８Ｉ−ランジス
タは常に動作状態となり、カレントミラー回路部の第１
及び第２の他導電型チャネルのＭＯＳトランジスタも動
作状態となり、出力回路部の第３の他導電型チャネルの
ＭＯＳトランジスタも動作状態となる。又、第１及び第
２の一導電型チャネルのＭＯＳトランジスタのバックゲ
ートを第２の電源に接続しているため、入力電圧の上昇
割合に対する第１及び第２の一導電型チャネルＭＯＳト
ランジスタのソース電圧の上昇割合が小さくなり、入力
電圧が第１の電源側でも第１及び第２の一導電型チャネ
ルＭＯ８トランジスタのソース電圧と第１の電源との間
にカレントミラー回路部の第１及び第２の他導電型チャ
ネルのＭＯＳトランジスタを動作状態にさせる電位差を
得ることができ、これにより、出力回路部の第３の他導
電型チャネルのＭＯ８Ｉ−ランジスタを動作状態とする
ことができる。
電型チャネルのＭＯＳトランジスタをしきい値か第２の
電源以下のディプレッション型のものとしているため、
第１及び第２の一導電型チャネルのＭＯ８Ｉ−ランジス
タは常に動作状態となり、カレントミラー回路部の第１
及び第２の他導電型チャネルのＭＯＳトランジスタも動
作状態となり、出力回路部の第３の他導電型チャネルの
ＭＯＳトランジスタも動作状態となる。又、第１及び第
２の一導電型チャネルのＭＯＳトランジスタのバックゲ
ートを第２の電源に接続しているため、入力電圧の上昇
割合に対する第１及び第２の一導電型チャネルＭＯＳト
ランジスタのソース電圧の上昇割合が小さくなり、入力
電圧が第１の電源側でも第１及び第２の一導電型チャネ
ルＭＯ８トランジスタのソース電圧と第１の電源との間
にカレントミラー回路部の第１及び第２の他導電型チャ
ネルのＭＯＳトランジスタを動作状態にさせる電位差を
得ることができ、これにより、出力回路部の第３の他導
電型チャネルのＭＯ８Ｉ−ランジスタを動作状態とする
ことができる。
従って、本発明のオペアンプ回路を、例えば、差動増幅
回路部の第１の一導電型チャネルＭＯＳトランジスタの
ゲート端子に出力電圧を人力し、第２の一導電型チャネ
ルＭＯＳトランジスタのゲート端子に入力電圧を入力す
る電圧フォロワ型出力バッファとして使用した場合には
、入力電圧が第２の電源側でも入力電圧に対して正常な
出力電圧を得ることができるとともに、入力電圧が第１
の電源側でも入力電圧に対して正常な出力電圧を得るこ
とができ、出力電圧の直線性か第１の電源から第２の電
源まで保証される。
回路部の第１の一導電型チャネルＭＯＳトランジスタの
ゲート端子に出力電圧を人力し、第２の一導電型チャネ
ルＭＯＳトランジスタのゲート端子に入力電圧を入力す
る電圧フォロワ型出力バッファとして使用した場合には
、入力電圧が第２の電源側でも入力電圧に対して正常な
出力電圧を得ることができるとともに、入力電圧が第１
の電源側でも入力電圧に対して正常な出力電圧を得るこ
とができ、出力電圧の直線性か第１の電源から第２の電
源まで保証される。
又、カレントミラー回路部の第１及び第２の他導電型チ
ャネルＭＯＳトランジスタをしきい値の小さいものとし
たので、このオペアンプ回路を電圧フォロワ型出力バッ
ファとして使用した場合に、入力電圧が第１の電源側で
も第１及び第２の他導電型チャネルＭＯ８Ｉ−ランジス
タを確実に動作状態にさせることができ、第１の電源側
における出力電圧の直線性がより確実に保証される。
ャネルＭＯＳトランジスタをしきい値の小さいものとし
たので、このオペアンプ回路を電圧フォロワ型出力バッ
ファとして使用した場合に、入力電圧が第１の電源側で
も第１及び第２の他導電型チャネルＭＯ８Ｉ−ランジス
タを確実に動作状態にさせることができ、第１の電源側
における出力電圧の直線性がより確実に保証される。
［実施例１
以下、本発明を電圧フォロワ型出力バッファに具体化し
た一実施例を第１．２図に従って説明する。
た一実施例を第１．２図に従って説明する。
尚、説明の便宜上、第３図と同様の構成については同一
の符号を付して説明を一部省略する。
の符号を付して説明を一部省略する。
第１図は一実施例の電気回路図であり、差動増幅回路部
１の第１及び第２のｎＭＯｓＭＯＳトランジスタ、ＴＩ
２にはしきい値が低圧電源以下、即ち、グランドＧＮＤ
以下のディプレッション型のものを使用するとともに、
第１及び第２のｎＭＯＳトランジスタＴ１１、ＴＩ２の
バックゲートをグランドＧＮＤに接続している。
１の第１及び第２のｎＭＯｓＭＯＳトランジスタ、ＴＩ
２にはしきい値が低圧電源以下、即ち、グランドＧＮＤ
以下のディプレッション型のものを使用するとともに、
第１及び第２のｎＭＯＳトランジスタＴ１１、ＴＩ２の
バックゲートをグランドＧＮＤに接続している。
又、カレントミラー回路部２の第１及び第２のｐＭＯＳ
トランジスタＴ１３．ＴＩ４をしきい値の小さいものと
している。
トランジスタＴ１３．ＴＩ４をしきい値の小さいものと
している。
従って、ＯＶからＶＤＤの入力電圧ＶＩＮが対して第１
及び第２のｎＭＯ３トランジスタＴ１１。
及び第２のｎＭＯ３トランジスタＴ１１。
ＴＩ２は常に動作状態となり、第２図に示すようにノー
ドａの電位レベルは一点鎖線で示すように常にＯＶより
大きく、入力電圧ＶＩＮの増加割合に対して増加割合の
小さいものとなる。即ち、第１及び第２のｎＭＯＳトラ
ンジスタＴ１１、ＴＩ２をディプレッション型としたこ
とにより、破線で示したエンハンスメント型の場合にお
ける関係が、二点鎖線で示す関係となるとともに、第１
及び第２のｎＭＯｓＭＯＳトランジスタ、ＴＩ２のバッ
クゲートをグランドＧＮＤに接続したことにより基板バ
イアスが増加して緩やかな傾斜を持つ一点鎖線で示す関
係となるのである。
ドａの電位レベルは一点鎖線で示すように常にＯＶより
大きく、入力電圧ＶＩＮの増加割合に対して増加割合の
小さいものとなる。即ち、第１及び第２のｎＭＯＳトラ
ンジスタＴ１１、ＴＩ２をディプレッション型としたこ
とにより、破線で示したエンハンスメント型の場合にお
ける関係が、二点鎖線で示す関係となるとともに、第１
及び第２のｎＭＯｓＭＯＳトランジスタ、ＴＩ２のバッ
クゲートをグランドＧＮＤに接続したことにより基板バ
イアスが増加して緩やかな傾斜を持つ一点鎖線で示す関
係となるのである。
そして、第１及び第２のｎＭＯｓＭＯＳトランジスタ、
Ｔ１２が常に動作状態となることにより、第１及び第２
のｐＭＯｓトランジスタＴ１３゜Ｔ１４も動作状態とな
り、出力回路部４の第３のｐＭＯ８トランジスタＴ７も
動作状態となる。この際、入力電圧ＶｊＮが高圧電源Ｖ
ＤＤ側でも第１及び第２のｎＭＯｓＭＯＳトランジスタ
、Ｔ１２のソース電圧と高圧電源ＶＤＤとの間に、第１
及び第２のｐＭＯｓトランジスタＴ１３．Ｔ１４を動作
状態にさせる電位差を得ることができ、第３のｐＭＯＳ
トランジスタＴ７を動作状態にさせることができる。
Ｔ１２が常に動作状態となることにより、第１及び第２
のｐＭＯｓトランジスタＴ１３゜Ｔ１４も動作状態とな
り、出力回路部４の第３のｐＭＯ８トランジスタＴ７も
動作状態となる。この際、入力電圧ＶｊＮが高圧電源Ｖ
ＤＤ側でも第１及び第２のｎＭＯｓＭＯＳトランジスタ
、Ｔ１２のソース電圧と高圧電源ＶＤＤとの間に、第１
及び第２のｐＭＯｓトランジスタＴ１３．Ｔ１４を動作
状態にさせる電位差を得ることができ、第３のｐＭＯＳ
トランジスタＴ７を動作状態にさせることができる。
従って、第４図に示すように出力電圧Ｖ ＯＵＴ、即ち
、出力端子ＩＯのレベルは入力電圧ＶＩＮがグランＩ’
Ｇ Ｎ Ｄ側でも入力電圧ＶＩＮに対して正常な値を
得ることができるとともに、入力電圧ＶＩＮが高圧電源
ＶＤＤ側でも入力電圧ＶＩＮに対して正常な値を得るこ
とができ、出力電圧Ｖ ＯＵＴの直線性を高圧電源ＶＤ
ＤからグランドＧＮＤまで保証することができる。
、出力端子ＩＯのレベルは入力電圧ＶＩＮがグランＩ’
Ｇ Ｎ Ｄ側でも入力電圧ＶＩＮに対して正常な値を
得ることができるとともに、入力電圧ＶＩＮが高圧電源
ＶＤＤ側でも入力電圧ＶＩＮに対して正常な値を得るこ
とができ、出力電圧Ｖ ＯＵＴの直線性を高圧電源ＶＤ
ＤからグランドＧＮＤまで保証することができる。
又、本実施例ではカレントミラー回路部２の第１及び第
２のｐＭＯｓトランジスタＴ１３．Ｔ１４をしきい値の
小さいものとしたので、ノードｂの電位レベルは第２図
に破線で示した電位レベル（第４図に示した従来の電位
レベル）から実線で示すように変化する。このため、入
力電圧ＶＩＮが高圧電源ＶＤＤ側でも第１及び第２のｐ
ＭＯＳトランジスタＴ１３．Ｔ１４を確実に動作状態に
させることができ、高圧電源ＶＤＤ側における出力電圧
Ｖ ＯＵＴの直線性をより確実に保証することができる
。
２のｐＭＯｓトランジスタＴ１３．Ｔ１４をしきい値の
小さいものとしたので、ノードｂの電位レベルは第２図
に破線で示した電位レベル（第４図に示した従来の電位
レベル）から実線で示すように変化する。このため、入
力電圧ＶＩＮが高圧電源ＶＤＤ側でも第１及び第２のｐ
ＭＯＳトランジスタＴ１３．Ｔ１４を確実に動作状態に
させることができ、高圧電源ＶＤＤ側における出力電圧
Ｖ ＯＵＴの直線性をより確実に保証することができる
。
尚、本実施例ではグランドＧＮＤを低圧電源としたが、
低圧電源を−ＶＤＤとしてもよい。
低圧電源を−ＶＤＤとしてもよい。
又、本実施例では電圧フォロワ型出力バッファに実施し
たが、これに限定されない。
たが、これに限定されない。
［発明の効果］
以上詳述したように本発明によれば、入力電圧に対する
出力電圧の直線性を第１の電源から第２の電源まで保証
することができる優れた効果がある。
出力電圧の直線性を第１の電源から第２の電源まで保証
することができる優れた効果がある。
又、カレントミラー回路部の第１及び第２の他導電型チ
ャネルのＭＯＳトランジスタをしきい値の小さいものと
することにより、入力電圧が第１の電源側でも第１及び
第２の他導電型チャネルのＭＯ８Ｉ−ランジスタを確実
に動作状態にさせることができ、第１の電源側における
出力電圧の直線性をより確実に保証することができる優
れた効果がある。
ャネルのＭＯＳトランジスタをしきい値の小さいものと
することにより、入力電圧が第１の電源側でも第１及び
第２の他導電型チャネルのＭＯ８Ｉ−ランジスタを確実
に動作状態にさせることができ、第１の電源側における
出力電圧の直線性をより確実に保証することができる優
れた効果がある。
第１図は本発明を具体化した一実施例を示す電気回路図
、 第２図は一実施例の作用説明図、 第３図は従来例を示す電気回路図、 第４図は従来例の作用説明図である。 図において、 ■は差動増幅回路部、 ２はカレントミラー回路部、 ３は定電流回路部、 ４は出力回路部、 Ｔ７は第３の他導電型チャネルＭＯ３トランジスタとし
てのｐＭＯ８トランジスタ、 ＴＬＩ、Ｔ１２は第１及び第２の一導電型チャネルＭＯ
ＳトランジスタとしてのｎＭＯＳトランジスタ、 Ｔ１３．Ｔ１４は第１及び第２の他導電型チャネルＭＯ
８トランジスタとしてのｐＭＯ３トランジスタ、 ＧＮＤは第２の電源としての低圧電源（グランド）、 ＶＤＤは第１の電源としての高圧電源である。 第２ 図 一実施例の作用説明図 入力電圧■ 工Ｎ 第４図 従来例の作用説明図 入力電圧■ Ｎ
、 第２図は一実施例の作用説明図、 第３図は従来例を示す電気回路図、 第４図は従来例の作用説明図である。 図において、 ■は差動増幅回路部、 ２はカレントミラー回路部、 ３は定電流回路部、 ４は出力回路部、 Ｔ７は第３の他導電型チャネルＭＯ３トランジスタとし
てのｐＭＯ８トランジスタ、 ＴＬＩ、Ｔ１２は第１及び第２の一導電型チャネルＭＯ
ＳトランジスタとしてのｎＭＯＳトランジスタ、 Ｔ１３．Ｔ１４は第１及び第２の他導電型チャネルＭＯ
８トランジスタとしてのｐＭＯ３トランジスタ、 ＧＮＤは第２の電源としての低圧電源（グランド）、 ＶＤＤは第１の電源としての高圧電源である。 第２ 図 一実施例の作用説明図 入力電圧■ 工Ｎ 第４図 従来例の作用説明図 入力電圧■ Ｎ
Claims (1)
- 【特許請求の範囲】 １、第１及び第２の一導電型チャネルのＭＯＳトランジ
スタ（Ｔ１１、Ｔ１２）が差動接続され、入力電圧を差
動増幅する差動増幅回路部（１）と、前記差動増幅回路
部（１）の第１の電源（ＶＤＤ）側に接続された第１及
び第２の他導電型チャネルのＭＯＳトランジスタ（Ｔ１
３、Ｔ１４）からなるカレントミラー回路部（２）と、 前記差動増幅回路部（１）の第２の電源（ＧＮＤ）側に
接続された定電流回路部（３）と、前記第２の一導電型
チャネルのＭＯＳトランジスタ（Ｔ１２）のドレイン端
子にゲート端子が接続された第３の他導電型チャネルの
ＭＯＳトランジスタ（Ｔ７）と定電流回路とからなる出
力回路部（４）と を備えたオペアンプ回路において、 前記第１及び第２の一導電型チャネルのＭＯＳトランジ
スタ（Ｔ１１、Ｔ１２）をしきい値が前記第２の電源（
ＧＮＤ）以下のディプレッション型のものとするととも
に、第１及び第２の一導電型チャネルのＭＯＳトランジ
スタ（Ｔ１１、Ｔ１２）のバックゲートを前記第２の電
源（ＧＮＤ）に直接接続したことを特徴とするオペアン
プ回路。 ２、前記第１及び第２の他導電型チャネルのＭＯＳトラ
ンジスタ（Ｔ１３、Ｔ１４）をしきい値の小さいものと
したことを特徴とする請求項１記載のオペアンプ回路。
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| JP2241777A JPH04120907A (ja) | 1990-09-12 | 1990-09-12 | オペアンプ回路 |
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| JP2241777A JPH04120907A (ja) | 1990-09-12 | 1990-09-12 | オペアンプ回路 |
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|---|---|---|---|---|
| JPH07283664A (ja) * | 1993-11-30 | 1995-10-27 | Sgs Thomson Microelettronica Spa | 演算相互コンダクタンス増幅器 |
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| US4887048A (en) * | 1988-01-21 | 1989-12-12 | Texas Instruments Incorporated | Differential amplifier having extended common mode input voltage range |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283664A (ja) * | 1993-11-30 | 1995-10-27 | Sgs Thomson Microelettronica Spa | 演算相互コンダクタンス増幅器 |
| WO2019073883A1 (ja) * | 2017-10-11 | 2019-04-18 | 浜松ホトニクス株式会社 | 差動増幅器、画素回路および固体撮像装置 |
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