JPH04121893A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04121893A
JPH04121893A JP2243007A JP24300790A JPH04121893A JP H04121893 A JPH04121893 A JP H04121893A JP 2243007 A JP2243007 A JP 2243007A JP 24300790 A JP24300790 A JP 24300790A JP H04121893 A JPH04121893 A JP H04121893A
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data
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Kazunari Inoue
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にシリアルにデー
タを読出すことができるシリアルアクセスメモリを含む
半導体記憶装置に関する。
［従来の技術］ 第４図は、デュアルポートメモリの構成の一例を示すブ
ロック図である。デュアルポートメモリは、ランダムア
クセス可能なマトリクス状のメモリセルアレイとシリア
ルアクセス可能なシリアルメモリセルアレイとを備え、
たとえば画像処理用メモリとして近年よく使用されてい
る。
第４図において、４つのメモリセルアレイｌａ。
ｌｂ、ｌｃ、ｌｄの各々は、複数行および複数列にマト
リクス状に配列された複数のメモリセルを含む。アドレ
スバッファ２には、外部からアドレス信号ＡＯ〜Ａｎが
与えられる。行デコーダ３はアドレスバッファ２からア
ドレス信号を受け、各メモリセルアレイｌａ、ｌｂ、ｌ
ｃ、ｌｄ内の１行を選択する。列デコーダ４はアドレス
バッファ２からアドレス信号を受け、各メモリセルアレ
イｌａ、１ｂ、、１ｃ、ｌｄ内の１列を選択する。行デ
コーダ３および列デコーダ４により選択された４つのメ
モリセル内のデータは、Ｉ１０スイッチ回路５および入
出力回路６を介してデータ入出力端子ｒ１〜ｒ４にそれ
ぞれ出力される。また、データ入出力端子ｒ１〜ｒ４に
与えられた４ビツトのデータＤＯ〜Ｄ３は、入出力回路
６および■１０スイッチ回路５を介して、行デコーダ３
および列デコーダ４により選択されたメモリセルに入力
される。
一方、シリアルメモリセルアレイ８ａ、　　８ｂ。
８ｃ、８ｄの各々は、１行に配列された複数のメモリセ
ルからなる。シリアルメモリセルアレイ８ａ〜８ｄの各
々とメモリセルアレイ１ａ〜１ｄの各々との間では、転
送回路７により１行のデータの転送が行なわれる。シリ
アルセレクタ９はアドレスバッファ２からアドレス信号
を受け、各シリアルメモリセルアレイ８ａ〜８ｄ内の１
ビツトを順次選択する。Ｉ１０スイッチ回路１０および
入出力回路１１は、シリアルメモリセルアレイ８ａ〜８
ｄとデータ入出力端子Ｓ１〜Ｓ４との間でシリアル入出
力データ５ＤＯ−８Ｄ３の転送を行なう。
タイミングジェネレータ１２は、外部から与えられるロ
ウアドレスストローブ信号ＲＡＳ　、コラムアドレスス
トローブ信号ＣＡＳ、データトランスファ／アウトプッ
トイネーブル信号Ｄ　Ｔ１０　Ｅおよびライトパービッ
ト／ライトイネーブル信号ＷＢ／ＷＥに応答して、各部
分の動作を制御するための各種タイミング信号を発生す
る。クロックジェネレータ１３は、外部クロック信号Ｓ
Ｃに応答して内部クロック信号ｉＳＣおよび転送信号Φ
１、Φ１．Φ２．Φ２を発生する。
第５図は、第４図のデュアルポートメモリの主要部の構
成を示す回路図である。
メモリアルアレイ１ａには、複数のビット線対ＢＬ、Ｂ
Ｌが配置されている。それらのビット線対ＢＬ、ＢＬに
交差するように複数のワード線ＷＬが配置されている。
ワード線ＷＬとビット線ＢＬまたはビット線ＢＬとの交
点には、メモリセルＭＣが設けられている。複数のワー
ド線ＷＬは行デコーダ３に接続されている。また、各ビ
ット線対ＢＬ、ＢＬには、センスアンプＳＡが接続され
ている。各センスアンプＳＡは、ＮチャネルＭＯＳトラ
ンジスタＱ１．Ｑ２を介してデータ入出力線対ＤｉＯ，
ＤＩＯに接続されている。トランジスタＱ１．Ｑ２のゲ
ートには、列デコーダ４から列選択信号が与えられる。
トランジスタＱｌ、　Ｑ２およびデータ入出力線対ＤＩ
Ｏ，ＤＩＯがＩ１０スイッチ回路５を構成する。
一方、各ビット線対ＢＬ、ＢＬには、ＮチャネルＭＯＳ
トランジスタＱ３．Ｑ４を介してインバータＧｌ、Ｇ２
からなるスタティック型メモリセルＳＭＣが接続されて
いる。トランジスタＱ３゜Ｑ４のゲートにはデータトラ
ンスファ信号ＤＴが与えられる。複数組のトランジスタ
Ｑ３．Ｑ４が転送回路７を構成する。また、複数のメモ
リセルＳＭＣがシリアルメモリセルアレイ８ａを構成す
る。
各メモリセルＳＭＣは、ＮチャネルＭＯＳトランジスタ
Ｑ５．Ｑ６を介してデータ入出力線対ＳＩＯ，５１０に
接続されている。トランジスタＱ５、Ｑ６のゲートには
、シリアルセレクタ９から選択信号が与えられる。複数
組のトランジスタＱ５　、　Ｑ　６　オ、ｌヒテー９人
Ｂ３力ｔｉＡ対Ｓ　Ｉ　Ｏ，Ｓ　Ｉ　ＯがＩ１０スイッ
チ回路１０を構成する。
メモリセルアレイ１ａの読出動作を説明する。
行デコーダ３により複数のワード線ＷＬのうちいずれか
１つが選択される。それにより、選択されたワード線Ｗ
Ｌに接続された複数のメモリセルＭＣからそれぞれ対応
するビット線対ＢＬ、ＢＬにデータが読出される。各ビ
ット線対ＢＬ、ＢＬに読出されたデータはセンスアンプ
ＳＡにより増幅される。列デコーダ４により複数組のト
ランジスタＱ１．Ｑ２のうちいずれか１組が選択される
。
それにより、選択された１組のトランジスタＱｌ。
Ｑ２がオンする。その結果、対応するビット線対ＢＬ、
ＢＬに読出されたデータがデータ入出力線対ＤＩＯ，Ｄ
ＩＯに転送される。
次に、シリアルメモリセルアレイ８ａの読出動作を説明
する。シリアルセレクタ９により、複数組のトランジス
タＱ５．Ｑ６のうち１組が選択される。それにより、選
択されたトランジスタＱ５゜Ｑ６がオンする。その結果
、対応するメモリセルＳＭＣに記憶されたデータがデー
タ入出力線対ＳＩＯ，ＳＩＯに転送される。シリアルセ
レクタ９は、クロックジェネレータ１３から与えられる
内部クロック信号ｉＳＣに応答して、複数組のトランジ
スタＱ５．（ｕ６をシリアルに選択する。
第４図のデュアルポートメモリにおいては、データ入出
力端子ｒ１〜ｒ４を介して、ＣＲＴコントローラ等から
メモリセルアレイ１ａ〜１ｄに画像情報を記憶すること
ができる。メモリセルアレイ１ａ〜１ｄに記憶された画
像情報は、逐次転送回路７によりシリアルメモリセルア
レイ８ａ〜８ｄに転送される。さらに、シリアルメモリ
セルアレイ８ａ〜８ｄに転送された画像情報は、データ
入ａ力端子３１〜ｓ４を介して外部にシリアルに出力さ
れる。
シリアルメモリセルアレイ８ａ〜８ｄは、３０ｎｓｅｃ
程度のアクセスタイムおよびサイクルタイムで動作する
ことができるので、約２００ｎｓｅｃのアクセスタイム
およびサイクルタイムを要するメモリセルアレイ１ａ〜
１ｄに比べると、高速にデータが得られる。
また、メモリセルアレイ１ａ〜１ｄにデータの書込みが
行なわれている間に、シリアルメモリセルアレイ８ａ〜
８４からまったく非同期にデータを読出すことができる
。そのため、読出し停止期間がなく、かつ高速にデータ
を得ることができる。
したがって、画像処理用のメモリとして広く利用されて
いる。
第６図は、第４図に示される入出力回路１１の構成を示
す回路図である。
第６図の入出力回路は、アンプ１０１，１０７、第１の
転送回路１０２、第２の転送回路１０４、第１のラッチ
回路１０３、第２のラッチ回路１０５、出力回路１０６
およびインバータＧ７．　　Ｇ８を含む。インバータＧ
８および出力回路１０６がメインアンプを構成する。
アンプ１０１は、データの読出時に、入出力線対ＳＩＯ
，ＳＩＯのデータを高速に増幅する。また、アンプ１０
７は、データの書込み時に、データ入出力端子ｓｉに与
えられたデータＳＤｉを高速に増幅し、データ入出力線
対ＳＩ０，５１０に与える。ここで、ｉは０．　１．　
２．　３を表している。
第１の転送回路１０２は、ＰチャネルＭＯＳトランジス
タＱ１１．Ｑ１２およびＮチャネルＭＯＳトランジスタ
Ｑ１３．Ｑ１４を含む。トランジスタＱ１１．Ｑ１４の
ゲートには、それぞれ転送信号Φ１．Φ１が与えられる
。転送信号Φ１およびΦ１は互いに相補な信号である。
第１のラッチ回路１０３は、インバータＧ３．Ｇ４を含
む。第２の転送回路１０４は、ＰチャネルＭＯＳトラン
ジスタＱ１５．Ｑ１６およびＮチャネルＭＯ３）ランジ
スタＱ１７．Ｑ１８を含む。トランジスタＱ１５．０１
８のゲートには、それぞれ転送信号Φ２．Φ２が与えら
れる。転送信号Φ２．Φ２は互いに相補な信号である。
第２のラッチ回路１０５は、インバータＧ５．Ｇ６を含
む。出力回路１０６は、ＮチャネルＭＯ８）ランジスタ
Ｑ１９゜Ｑ２０を含む。
次に、第７図および第８図の波形図を参照しながら第６
図の入出力回路によるデータの読出し動作を説明する。
ここでは、シリアルメモリセルアレイ８ａ〜８ｄのｎ番
地から読出されたデータを外部に出力する場合を説明す
る。第１のラッチ回路１０３には、シリアルアクセスメ
モリのｎ番地から読出されたデータが保持されている。
第７図を参照すると、まず、外部クロック信号ＳＣがｒ
ＨＪレベルに立ち上がると、まず転送信号Φ２がｒＨＪ
レベルに立ち上がる。これにより、第２の転送回路１０
４がオンし、第１のラッチ回路１０３に保持されたデー
タが第２のラッチ回路１０５に転送される。
その結果、第２のラッチ回路１０５に保持されたデータ
が出力回路１０６により増幅され、データ入出力端子ｓ
ｉに出力される。
外部クロック信号ＳＣかｒＨＪレベルに立ち上がってか
らデータＳＤｉがデータ入出力端子ｓｉに出力されるま
でのアクセスタイムｔＳＣＡは、せいぜい５〜１０ｎｓ
ｅｃである。一方、外部クロック信号ＳＣがｒＨＪレベ
ルに立ち上がってから前のサイクルで出力されていたデ
ータが変化し始めるまでの時間（前データホールドタイ
ム）ｔＳＯＨはせいぜいＯ〜５ｎｓｅｃとなる。
転送信号Φ２はｒＨＪレベルになった後一定時間経過後
ｒＬＪレベルに立ち下がる。Φ２が完全にｒＬＪにレベ
ルになった後に、転送信号Φ１がｒＨＪレベルに立ち上
がる。それにより、第１の転送回路１０２がオンし、次
サイクルの読８動作に備えてｎ＋１番地から読出された
データがデータ入出力線対５１０．ＳＩＯおよびアンプ
１０１を介して第１のラッチ回路１０３に転送される。
次のサイクルでは、第１のラッチ回路１０３に保持され
たデータが第２のラッチ回路１０５に転送された後、ｎ
千２番地から読出されたデータが第１のラッチ回路１０
３に転送される。このように、先読み形式か採用されて
いる。その結果、アクセスタイムｔＳＣＡが十分に短い
値となる。
［発明が解決しようとする課題］ 上記のように、第６図に示される従来の入出力回路によ
れば、アクセルタイムｔＳＣＡは十分に短（なるが、前
データホールドタイムｔｓＯＨが短くなりすぎるという
問題がある。第６図の入出力回路は完全なエツジトリガ
回路であり、外部クロック信号ＳＣの「Ｌ」レベルから
ｒＨＪへの立上りエツジに応答して、前のサイクルのデ
ータが変化し、次のサイクルのデータが出力される。
このようなデュアルポートメモリが用いられる実際のシ
ステムでは、外部クロック信号ＳＣのｒＬＪレベルから
ｒＨＪレベルへの立上りエツジでデータを取り込むこと
が多い。そのため、デバイスの規格としても、５〜１０
ｎｓｅｃの前データホールドタイムｔｓＯＨを保証しな
ければならない。
ところが、前データホールドタイムｔｓＯＨを長くする
と、第８図に示されるように、アクセスタイムｔＳＣＡ
も長くなってしまう。デバイスの規格におけるアクセス
タイムｔＳＣＡの値は最大２０〜２５ｎｓｅｃである。
このように、外部クロック信号ＳＣが与えられてから第
７図および第８図に示される転送信号Φ２がｒＨＪレベ
ルに立ち上がるまでの時間は短すぎても長すぎても問題
があり、極めて狭い範囲内になければならない。
また、外部クロック信号ＳＣが与えられてから転送信号
Φ２が立ち上がるまでの時間を贈らせると、最適の前デ
ータホールドタイムｔ　５ＯＥ（およびアクセスタイム
ｔＳＣＡを得ることができる。
しかしながら、転送信号Φ２が立ち下がった後、次サイ
クルの読出し動作に備えて転送信号Φ１を与えなければ
ならない。Φ１が一旦ｒＥ（Ｊレベルに立ち上がってか
ら「Ｌ」レベルに立ち下がるまでの間に、次のサイクル
の外部クロック信号ＳＣが与えられると、誤動作が生じ
る。すなわち、転送信号Φ１の立ち下がり時点が最小サ
イクルタイムｔｓｅｃの限界となる。サイクルタイムｔ
ＳＣＣの最小値の規格は、約３０ｎｓｅｃである。
このように、前データホールドタイムｔｓＯＨおよびア
クセスタイムｔＳＣＡを長くすると、サイクルタイムｔ
ｓｃｃの最小値が長くなるという問題がある。
この発明の目的は、サイクルタイムｔＳＣＣを長くする
ことなく、前データホールドタイムｔＳＯＨおよびアク
セスタイムｔＳＣＡを最適に設定することができる半導
体記憶装置を提供することである。
［課題を解決するための手段〕 この発明にかかる半導体記憶装置は、複数の情報を記憶
する記憶手段、記憶手段に記憶された情報をシリアルに
読ａす読出手段、読出手段により読出された情報を保持
するための第１の保持手段、第１の保持手段から与えら
れた情報を保持するための第２の保持手段、読出手段に
より読ａされた情報を第１の保持手段に転送する第１の
転送手段、第１の保持手段から第２の保持手段へ情報を
転送する第２の転送手段、および第２の保持手段に保持
された情報を外部に出力する出力手段を備える。
その半導体記憶装置は、第２の転送手段による転送動作
が行なわれた後、出力手段による出力動作が行なわれ、
その後第１の転送手段による転送動作が行なわれるよう
に制御を行なう制御手段をさらに備える。
［作用］ この発明にかかる半導体記憶装置によれば、現在のサイ
クルで出力されるべき情報が第１の保持手段から第２の
保持手段に転送された後、第２の保持手段に保持きれた
情報が外部に出力される。
そのため、読出しサイクルの開始直後に第１の保持手段
から第２の保持手段に情報が転送されても、出力手段の
出力動作が行なわれるまで前のサイクルで出力された情
報は保たれる。また、第１の保持手段から第２の保持手
段への情報の転送が行なわれた直後に、読出手段により
読出された次の情報を第１の保持手段に転送することが
できる。
したがって、サイクルタイムを長くすることなく、前デ
ータホールドタイムおよびアクセスタイムを適切な値に
設定することが可能となる。
［実施例］ 以下、図面を参照しながらこの発明の実施例を詳細に説
明する。
第１図は、この発明の一実施例によるデュアルポートメ
モリに含まれる入出力回路の構成を示す回路図である。
第１図の入出力回路は、アンプ１０１，１０７、第１の
転送回路１０２、第２の転送回路１０４、第１のラッチ
回路１０３、第２のラッチ回路１０５、出力回路１０６
および回路部分Ｂを含む。出力回路１０６および回路部
分Ｂがメインアンプを構成する。
アンプ１０１，１０７、第１の転送回路１０２、第２の
転送回路１０４、第１のラッチ回路１０３、第２のラッ
チ回路１０５および出力回路１０６の構成は、第６図に
示される構成と同様である。ただし、後述するように、
転送信号Φ１．Φ１およびΦ２．Φ２のタイミングが第
６図の入出力回路とは異なる。
回路部分Ｂは、ＮチャネルＭＯＳトランジスタＱ３０お
よびインバータＧｌｌ〜Ｇ１３を含む。
！ンバータＧ１１．Ｇ１２がラッチ回路を構成する。ト
ランジスタＱ３０は、第２のラッチ回路１０５とインバ
ータＧ１１．Ｇ１２からなるラッチ回路との間に接続さ
れる。トランジスタＱ３０のゲートには転送信号Φ０が
与えられる。インバータＧｌｌ、Ｇ１２からなるラッチ
回路の出力は、インバータＧ１３を介して出力回路１０
６のトランジスタＱ１９のゲートに与えられる。また、
インバータＧ１１．Ｇ１２からなるラッチ回路の出力は
、出力回路１０６のトランジスタＱ２０のゲートに与え
られれる。
転送信号Φ１．Φ１．Φ２．Φ２．Φ０は、第２図に示
されるクロックジェネレータ１３ａから発生される。タ
ロツクジェネレータ１３ａは、外部クロック信号ＳＣに
応答して、内部クロック信号ｉＳＣおよび転送信号Φ１
．Φ１．Φ２．Φ２゜Φ０を発生する。
なお、この実施例のデュアルポートメモリの他の部分の
構成は、第４図に示される構成と同様である。
次に、第３図の波形図を参照しながら第１図の入出力回
路の動作を説明する。
第１のラッチ回路１０３にシリアルメモリセルアレイ８
ａ〜８ｄ（第４図）内のｎ番地から読出されたデータが
保持されている。外部クロック信号ＳＣがｒＨＪレベル
に立ち上がった後、直ちに転送信号Φ２がｒＨＪレベル
に立ち上がる。これにより、第２の転送回路１０４がオ
ンし、第１のラッチ回路１０３に保持されたデータが第
２のラッチ回路１０５に転送される。その後、転送信号
Φ０がｒＨＪレベルに立ち上がる。それにより、トラン
ジスタＱ３０がオンする。その結果、箪２のラッチ回路
１０５に保持されたデータが回路部分Ｂ内のラッチ回路
に転送され、出力回路１０６を介してデータ入出力端子
ｓｉに出力される。この場合、前データホールドタイム
ｔｓＯＨは、転送信号Φ０により決定される。したがっ
て、転送信号Φ２が外部クロック信号ＳＣの立上り直後
に立ち上がっても前データホールドタイムｔｓＯＨが短
くなることはない。
次に、転送信号Φ２がｒＬＪレベルに立ち下がった後、
転送信号Φ１がｒＨＪレベルに立ち上がる。それにより
、次サイクルの読出動作に備えて、ｎ＋１番地からデー
タ入出力線対ＳＩＯ，ＳＩＯおよびアンプ１０１を介し
て読出されたデータが、第１のラッチ回路１０３に転送
される。
この場合、サイクルタイムｔｓｃｃは、転送信号Φ１の
立ち下がり時点で決定される。転送信号Φ２が外部クロ
ック信号ＳＣの立上り直後に立ち上がるので、転送信号
Φ１の立ち下がり時点も早くなり、サイクルタイムｔｓ
ｃｃが短（なる。
次のサイクルで外部クロック信号ＳＣが与えられると、
ｎ＋１番地のデータが第１のラッチ回路１０３から第２
のラッチ回路１０５に転送された後、ｎ＋２番地から読
出されたデータが第１のラッチ回路１０３に転送される
。
上記のように、外部クロック信号ＳＣの入力とほぼ同時
に転送信号Φ２を活性状態にすることかできるので、最
小のサイクルタイムｔＳＣＣを得ることができる。
一方、転送信号ΦＯを用いることにより、サイクルタイ
ムｔＳＣＣとは独立に、前データホールドタイムｔｓＯ
ＨおよびアクセスタイムｔｓｃＡを設定することができ
る。したがって、最小のサイクルタイムｔ　ＳＣＣを確
保しつつ最適な前データホールドタイムｔ　ＳＯＨおよ
びアクセスタイムｔＳＣＡが得られる。
なお、上記実施例では、この発明がデュアルポートメモ
リに適用されているが、この発明は、ランダムアクセス
メモリを有さないシリアルアクセスメモリにも適用する
ことができる。
［発明の効果］ 以上のようにこの発明によれば、最小のサイクルタイム
を確保しつつ前データホールドタイムおよびアクセスタ
イムを最適に設定することができる。したがって、誤動
作が生じずかつ高速の半導体記憶装置が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるデュアルポートメモ
リに含まれる入出力回路の構成を示す回路図であるＪ第
２図は同実施例に用いられるクロックジェネレータの構
成を示す図である。策３図は第１図の入出力回路の動作
を説明するための波形図である。第４図はデュアルポー
トメモリの構成の一例を示すブロック図である。第５図
は第４図のデュアルポートメモリの主要部の構成を詳細
に示す回路図である。第６図は第４図のデュアルポート
メモリに含まれる入出力回路の構成を示す回路図である
。第７図および第８図は第６図の入出力回路の動作を説
明するための波形図である。 図において、８ａ、８ｂ、８ｃ、８ｄはシリアルメモリ
セルアレイ、９はシリアルセレクタ、１０はＩ１０スイ
ッチ回路、１１は入出力回路、１３ａはクロックジェネ
レータ、１０２は第１の転送回路、１０３は第１のラッ
チ回路、１０４は第２の転送回路、１０５は第２のラッ
チ回路、Ｑ３０はＮチャネルＭＯＳトランジスタ、Ｇｌ
ｌ、Ｇ１２はインバータ、１０６はａ六回路、ＳＣは外
部りａツク信号、Φ０．Φ１．Φ１．Φ２．Φ２は転送
信号である。 なお、各図中同一符号は同一または相当部分を示す。 特許ａ願人　　三菱電機株式会社

Claims (1)

  1. 【特許請求の範囲】 複数の情報を記憶する記憶手段、 前記記憶手段に記憶された情報をシリアルに読出す読出
    手段、 前記読出手段により読出された情報を保持するための第
    １の保持手段、 前記第１の保持手段から与えられる情報を保持するため
    の第２の保持手段、 前記読出手段により読出された情報を前記第１の保持手
    段に転送する第１の転送手段、 前記第１の保持手段から前記第２の保持手段へ情報を転
    送する第２の転送手段、 前記第２の保持手段に保持された情報を外部に出力する
    出力手段および、 前記第２の転送手段による転送動作が行なわれた後、前
    記出力手段による出力動作が行なわれ、その後前記第１
    の転送手段による転送動作が行なわれるように制御を行
    なう制御手段を備えた、半導体記憶装置。
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