JPH04121894A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH04121894A
JPH04121894A JP2239893A JP23989390A JPH04121894A JP H04121894 A JPH04121894 A JP H04121894A JP 2239893 A JP2239893 A JP 2239893A JP 23989390 A JP23989390 A JP 23989390A JP H04121894 A JPH04121894 A JP H04121894A
Authority
JP
Japan
Prior art keywords
word line
potential
type mos
transistor
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2239893A
Other languages
English (en)
Other versions
JPH07111826B2 (ja
Inventor
Masaki Ogiwara
荻原　正毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP2239893A priority Critical patent/JPH07111826B2/ja
Priority to KR1019910015687A priority patent/KR950010621B1/ko
Priority to US07/757,632 priority patent/US5335205A/en
Priority to DE69129138T priority patent/DE69129138T2/de
Priority to EP91115475A priority patent/EP0475407B1/en
Publication of JPH04121894A publication Critical patent/JPH04121894A/ja
Priority to US08/240,368 priority patent/US5550504A/en
Publication of JPH07111826B2 publication Critical patent/JPH07111826B2/ja
Priority to US08/658,572 priority patent/US5619162A/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に関し、特に、ＤＲＡ　Ｍ　
（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）に関する。
（従来の技術） ＤＲＡＭにおいては、他の半導体記憶装置と同様に、デ
ータの記憶場所がローアドレスとカラムアドレスとを用
いて表現される。しかし、通常は、ローアドレスもカラ
ムアドレスも同一のビンを用いてチップへ入力される。
このため、アドレスピンに入力されているアドレスをど
ちらのアドレスであるか区別するため／ＲＡＳ　（ロー
アドレスストローブ）あるいは／ＣＡＳ　（カラムアド
レスストローブ）という信号が用いられる。なお−１信
号名の最初に記号／が付されている場合には、その信号
がロウアクティブ（ＬｏｖＡｃｔｉｖｅ）であることを
示す。
近年、ＤＲＡＭの動作の高速化が進むにつれて、この／
ＲＡＳが立ち下がってから、ワード線の電位が立ち上が
りメモリセルが選択されるまでの時間をいかに短くする
かが、アクセスタイムの高速化のキーポイントとなって
いる。
ここで、従来のＤＲＡＭにおけるメモリセル。
ローデコーダ、ワード線駆動回路の簡略図を第８図、第
１０図に、その動作波形を第９図、第１１図に示す。
まず、第８図には、メモリセル１００．ワード線駆動回
路１（１１，ＮＡＮＤ回路ＩＤ２．ワード線ＷＬ　　１
０３．　　ビット線ＢＬ１０４が示されている。ワード
線駆動回路１０１へは、別に設けられた昇圧回路（図示
せず）から電位ＶＷＤＲＶが伝えられる。メモリセル１
００はＮ型ＭＯＳ（Ｎチャネル　ＭｅｔａｌＯｘｉｄｅ
　Ｓｅ＋ｗｉｅｏｎｄｕｅｔｏｒ　）キャパシタ　１０
６とトランスファーゲートであるＮ型ＭＯＳトランジス
タ１０７とからなっている。また、ワード線駆動回路１
０１は、ＮＡＮＤ回路１０２の出力を反転するインバー
タ　１０８と、ゲートが正電源電位ＶＣＣに接続され、
ソース・ドレインのうち一方がこのインバータ　１０ｇ
の出力に接続されるＮ型ＭＯＳトランジスタ　１０９と
、ゲートがこのＮ型ＭＯＳトランジスタ１０９に接続さ
れ、ソース・ドレインのうち一方が昇圧回路に接続され
るＮ型ＭＯＳトランジスタ１１０と、ゲートがＮＡＮＤ
回路１０２の出力に接続され、ソース・ドレインのうち
一方が接地電位Ｖｓｓに接続されるＮ型ＭＯＳトランジ
スタ　１１１とからなっている。このワード線駆動回路
１０１においては、Ｎ型ＭＯＳトランジスタ　１１０が
ワード線駆動トランジスタとして動作する。
同図の回路においては、ワード線駆動トランジスタ　１
１Ｏ，メモリセル１００の両者がＮ型ＭＯＳ素子を含ん
でいる。
次に、第８図および第９図を用いて上記の回路の動作を
説明する。チップ外部より入力されるローアドレススト
ローブ（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｖｅ）信号
／　ＲＡ　Ｓ　　１１４が立ち下がるすなわちロウレベ
ル（以下、　Ｌ”と記述する）になると、この時点でア
ドレスビンに入力されていたアドレスはローアドレス　
１１５であると認識される。そして、このローアドレス
１１５に対応したロー（行）がセルアレイから選択され
る。このとき、ワード線駆動トランジスタであるＮ型Ｍ
ＯＳトランジスタ　１１０のゲート電位ＶＧ１１６は、
Ｎ型ＭＯＳトランジスタ１０９のしきい値電圧をＶ、Ｈ
，、正電源電位をＶＣＣとするとき、ＶＣＣＶＴＨＩ　
　（以下、　Ｈ−’と記述する）となる。この後、ワー
ド線駆動トランジスタであるＮ型ＭＯＳトランジスタ　
１１０のソース・ドレインのうちＮ型ＭＯＳトランジス
タ１１１に接続されていない方の電位Ｖ　ＷＤＲＶ　１
１７をＶＣＣ＋　ＶＴＲ２（ＶＴＲ２ハ）　ランス７　
ｙ−’ｙ’　−トチあるＭＯＳトランジスタのしきい値
電圧）以上に上昇させる。このＶ　ＷＤＲＶ　１１７を
上昇させる際に、ワード線駆動トランジスタであるＮ型
ＭＯＳトランジスタ１１０のゲート電位Ｖｃ　　１１６
は、ソース−ゲート間の容量のカップリングによって高
電圧に引き上げられ、この結果ワード線ＷＬ　　１０３
にＶ　ＣＣ＋　Ｖ　７Ｈ２以上の電位（以下、　Ｈ”と
記述する）が伝達される。ワード線ＷＬに正電源電位Ｖ
ＣＣよりも高い電位であるＨ＋゛を伝達するのは、メモ
リセルのキャパシタに加わる電圧を確実にＶＣＣにする
ためである。
ところで、第８図の回路方式には、以下のような問題点
がある。
第１に、ワード線駆動トランジスタ　１１０のゲート電
位Ｖ。１１Ｂが、　Ｈ−になる前にワード線駆動トラン
ジスタであるＮ型ＭＯＳトランジスタ　１１０のソース
・ドレインのうちＮ型ＭＯＳトランジスタ　ｌｌｌに接
続されていない方の電位ｖＷＤＲｖ１１６が上がり始め
ると、ワード線ＷＬ１０３の電位を°Ｈ１°に引き上げ
られない可能性がある。このため、／ＲＡＳ　　１１４
が立ち下がってからＶＷＤＲＶ１１７が上がり始めるま
でに十分に間をあける必要があり、高速化に適さない。
第２に、ＶＷＤＲＶ　１１７が上昇する際に、ワード線
駆動トランジスタ　１１０のゲート電位Ｖｃ　　１１［
ｉは、ソース−ゲート間の寄生容量のカップリングによ
って引き上げられているので、ソースとゲートとの電位
差が小さく、ワード線ＷＬ１０３の電位が上がり始めて
から°Ｈ＋”に達するまでに時間がかかる。
上記のような問題点を克服するため、ワード線駆動トラ
ンジスタをＰ型ＭＯＳトランジスタで構成した回路方式
がある。この回路を第１０図に示す。
同図には、メモリセル１２０．ワード線駆動回路’１２
１．ＮＡＮＤ回路１２２．ワード線ＷＬ　　１２３゜ビ
ット線ＢＬ１２４．　ワード線専用電位発生回路１２５
が示されている。メモリセル１２０はＮ型ＭＯＳキャパ
シタ　１２ＢとＮ型ＭＯＳトランジスタ　１２７とから
なっている。また、ワード線駆動回路１２１は、ソース
がワード線専用電位発生回路１２５に接続されたＰ型Ｍ
Ｏ５Ｉ−ランジスタ　１２９．１３０と、ドレインがＰ
型ＭＯＳトランジスタ　１２９のゲートとＰ型ＭＯＳト
ランジスタ　１３０のドレインとに接続され、ソースが
接地電位ＶＳＳに接続され、ゲートがＮＡＮＤ回路１２
２の出力に接続されたＮ型ＭＯＳトランジスタ　１３２
と、ソース・ドレインのうち一方がＮＡＮＤ回路１２２
の出力に接続され、他方がＰ型ＭＯＳトランジスタ　１
３０のゲートとＰ型ＭＯＳトランジスタ　１２９のドレ
インとに接続され、ゲートが正電源電位ＶＣＣに接続さ
れたＮ型ＭＯＳトランジスタ　１３３とからなっている
。同図の回路において、ワード線専用電位発生回路１２
５は、高電圧に固定されたワード線専用電位ＶＷＬ１４
５を常にワード線駆動回路１２１に伝える。なお、ここ
ではＰ型ＭＯＳトランジスタ　１２９とＰ型ＭＯＳトラ
ンジスタ　１３０とをワード線駆動トランジスタとし、
ｖｗＬは、メモリセル１２０のトランスファーゲートの
しきい値電圧をＶ　ＴＲ２とするときＶ　ｃｃ＋　Ｖ　
ＴＲ２以上の電位すなわち”Ｈ”に等しいとする。
この回路の特徴は、昇圧することによってワード線専用
の高電位ＶＷＬ１４５を発生するワード線専用電位発生
回路１２５が設けられていることである。以下、第１０
図と第１１図とを用いてその動作を説明する。
／ＲＡＳ　　１４４が立ち下がりローアドレスＡｄｄ　
　１４５が認識されＮＡＮＤ回路１２２の出力が”Ｌ″
になると同時に、ワード線駆動トランジスタであるＰ型
ＭＯＳトランジスタ　１３０のゲート電位Ｖ。
１４Ｂも”Ｌ”になり、このＰ型ＭＯＳトランジスタ　
１３０がオン状態になる。すると、このＰ型ＭＯＳトラ
ンジスタ　１３０には、ワード線電位発生回路１２５か
ら、常に高電圧のワード線専用電位ｖｗＬ１４７が与え
られているのでワード線ＷＬ１２３の電位がＶＷＬまで
上がる。このように、第１０図の回路では、ローアドレ
スが認識されるだけでワード線ＷＬ１２Ｂを十分な電圧
レベルに引き上げることができるため、第８図の回路を
用いた場合よりも高速な動作が期待できる。しかしなが
ら、この回路方式には以下に示すような問題点がある。
一般的に、ＭＯ８素子のソース−ゲート間あるいはドレ
イン−ゲート間に４乃至６　Ｍ　Ｖ　／　ａｍ以上の高
電界が印加されると、ゲート酸化膜の劣化が激しく、Ｍ
Ｏ５素子の長期的信頼性を著しく低下させることが知ら
れている。一方、現在では、ＭＯＳ素子微細化か進むに
つれて、ゲート酸化膜も薄膜化される傾向にある。この
ため、ゲート酸化膜の長期的信頼性を確保する目的で、
ＬＳＩ（大規模集積回路）の電源電圧そのものを下げよ
うとする試みがなされている。ところで、前述のように
、この回路の特徴は、ワード線へ与える専用電位ＶＷＬ
１４７の発生回路により、常にワード線駆動トランジス
タのソースにＶＷＬ（”Ｈ″″）という高電圧を供給し
ていることである。このため、当然の如く、第８図の回
路を用いた場合に比べてゲート酸化膜の劣化が激しく、
素子の長期的信頼性の確保が難しくなる。
（発明が解決しようとする課題） 本発明は、上記のような従来技術の問題点に鑑み成され
たもので、その目的は、ワード線の選択が高速で、かつ
、ゲート酸化膜の長期的信頼性を損なわないワード線駆
動回路方式の半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的は、Ｎ型ＭＯＳトランジスタとＮ型ＭＯＳキャ
パシタとからなるメモリセルを少なくとも１つ含むメモ
リセル群と、このメモリセル群に接続されるワード線と
、このワード線へ電位を伝達するＰ型ＭＯＳトランジス
タを含むワード線駆動回路と、前記メモリセル群が選択
されていないときには、正電源電位以下である第１の電
位を、前記メモリセル群が選択されているときには正電
源電位より高い第２の電位を前記ワード線駆動回路へ与
えるワード線電位制御手段とを有することを特徴とする
半導体記憶装置、あるいはＰ型ＭＯＳトランジスタとＰ
型ＭＯＳキャパシタとからなるメモリセルを少なくとも
１つ含むメモリセル群と、このメモリセル群に接続され
るワード線と、このワード線へ電位を伝達するＮ型ＭＯ
Ｓトランジスタを含むワード線駆動回路と、前記メモリ
セル群が選択されていないときには、接地電位以上でで
ある第１の電位を、前記メモリセル群が選択されている
ときには接地電位より低い第２の電位を前記ワード線駆
動回路へ与えるワード線電位制御手段とを有することを
特徴とする半導体記憶装置により達成される。
（作用） 上記の半導体記憶装置においては、ワード線へ電位を伝
達するワード線駆動回路のＭＯＳトランジスタのソース
−ドレイン間あるいは、ソース−ゲート間の電位差をメ
モリセル群か選択されていないときには、メモリセル群
が選択されているときよりも小さくすることにより、ゲ
ート酸化膜の劣化を阻止することが可能となる。
（実施例） 以下、図面を参照して、本発明に係る半導体記憶装置に
ついて説明する。
まず、第１の実施例について、第１図乃至第３図を参照
して説明する。
第１図には、メモリセル１０．ワード線駆動回路１１．
ＮＡＮＤ回路１２．ワード線Ｗ　Ｌ　１３．　　ビット
線Ｂ　Ｌ　１４．　ワード線電位制御手段１５が示され
ている。メモリセルｌＯはＮ型ＭＯＳキャパシタ１６と
トランスファーゲートであるＮ型ＭＯＳトランジスタ１
７とからなっている。また、ワード線駆動回路１１は、
ソースがワード線電位制御手段１５に接続されたＰ型Ｍ
Ｏ３トランジスタ１９．２０と、ドレインがＰ型ＭＯ５
トランジスタ１９のゲートとＰ型ＭＯＳトランジスタ２
０のドレインとに接続され、ソースが接地電位ＶＳＳに
接続され、ゲートがＮＡＮＤ回路１２の出力に接続され
たＮ型ＭＯＳトランジスタ２２と、ソース・ドレインの
うち一方がＮＡＮＤ回路１２の出力に接続され、他方が
Ｐ型ＭＯ３トランジスタ２０のゲートとＰ型ＭＯ３トラ
ンジスタ１９のドレインとに接続され、ゲートが正電源
電位ｖｏｃに接続されたＮ型ＭＯ５トランジスタ２３と
からなっている。なお、上記のＰ型ＭＯ３トランジスタ
１９．２０をワード線駆動トランジスタと呼ぶことにす
る。ＮＡＮＤ回路１２には、ローアドレスが入力されて
いるが、（ＮＡＮＤ回路１２は、アドレスをデーコード
するものであり、）チップのアドレスビンに入力される
ローアドレスそのものではない。
ワード線電位制御手段１５は、ワード線駆動トランジス
タであるＰ型ＭＯＳトランジスタ１９．２０のソース電
位ｖＷＤＲＶ１８を制御するために設けられている。こ
のワード線電位制御手段１５は、ワード線ＷＬ１３が選
択されたときのみワード線駆動トランジスタのソースに
、正電源電位ＶＣＣより高い電位を与える。ワード線電
位制御手段１５は、／ＲＡＳ２４を反転するインバータ
２５．このインバータ２５の出力に接続されたキャパシ
タ２６．ソース・ドレインのうち一方と基板とがキャパ
シタ２６に接続され、ゲートが／ＲＡＳ２４に接続され
たＰ型ＭＯＳトランジスタ２７．ソース・ドレインのう
ち一方が接地電位ｖｓｓに接続され、ゲートが入力／Ｒ
ＡＳ２４に接続されたＮ型ＭＯＳトランジスタ２８．ゲ
ートがＰ型ＭＯＳトランジスタ２７とＮ型ＭＯ８トラン
ジスタ２８とに接続され、ソース・ドレインのうち一方
と基板とがキャパシタ２Ｂに接続され、他方が正電源電
位ＶＣＣに接続されたＰＭＯＳトランジスタ２９とから
なっている。
次に、第１図および第２図を用いて上記の回路の動作を
説明する。なお、メモリセル１０のトランスファーゲー
トのしきい値電圧をＶ７Ｈ２とするとき、ｖｏｃ＋ｖＴ
Ｈ２以上の電位を”Ｈ”と記述することにする。
／ＲＡＳ２４がハイレベル（正電源電位ＶＣＣに相当す
る電位であり、以下、　Ｈ″と記述する）のとき、すな
わちメモリがアクセスされていないときには、ワード線
駆動トランジスタ１９．２０のソース電位Ｖ　ＷＤＲＶ
１８は、　Ｈ″すなわち正電源電位ＶＣＣに保たれる。
あるメモリセルにアクセスするために／　ＲＡ　Ｓ　２
４が”Ｌ”にると、ワード線電位制御手段１５にはキャ
パシタ２６が挿入されているので、ワード線駆動トラン
ジスタ１９．２０のソース電位Ｖｗｏｉｖ１８が°Ｈ＋
”にまで昇圧される。次に、認識されたローアドレスＡ
　ｄ　ｄ　３０がローデコーダに送られ、ローデコーダ
の中でそのローアドレスＡ　ｄ　ｄ　３０に対応したＮ
ＡＮＤ回路１２の出力が”Ｌ“になると同時に、ワード
線駆動トランジスタであるＰ型ＭＯＳトランジスタ２０
のゲート電位Ｖ６３１も”Ｌ″になる。この結果、Ｐ型
ＭＯＳトランジスタ２０がオン状態に、Ｐ型ＭＯＳトラ
ンジスタ１９がオフ状態になり、ワード線ＷＬ１３の電
位かＨ＋”に上昇する。書き込み動作あるいは読み出し
動作が終了すると、Ｐ型ＭＯ５トランジスタ１９がオン
状態に、Ｐ型ＭＯ３トランジスタ２０かオフ状態になり
、ワード線ＷＬ１３の電位がＬ”に戻され、この後Ｐ型
ＭＯ５トランジスタ１９．２０のソース電位すなわちｖ
ｗＤＲｖ１８が”Ｈ゛に戻される。
また、ビット線ＢＬ１４のプリチャージ電位が、１／２
Ｖｃｃでかつ、Ｖ　７Ｈ２＜　Ｖ　（（となっているＤ
ＲＡＭや、ＶＳＳプリチャージのＤＲＡＭでは、第３図
に示すように、遅延させた／ＲＡＳを利用してローアド
レス３０が決定してから（ローアドレス８０がローデコ
ーダに送られてから）ワード線駆動トランジスタである
Ｐ型ＭＯＳトランジスタ１９゜２０のソース電位ＶＷＤ
Ｒｖ１ｇを”Ｈ＋”にまで昇圧することも可能である。
なぜならば、このような場合には、ローアドレス３０が
決定してワード線ＷＬ１３の電位がＶＣＣすなわちＨ”
まで上がれば、メモリセルに蓄積された電荷をビット線
に伝達して読み出すことは可能であり、メモリセルにＶ
。Ｃの電位をリストアするときのみワード線駆動トラン
ジスタであるＰ型ＭＯＳトランジスタ１９．２０のソー
ス電位Ｖｗｏ＊ｖをＨ＋　ＩＩにまで昇圧すれば良いか
らである。なお、この場合には、インバータ２５へ遅延
回路（図示せず）等を介して／　ＲＡ　Ｓ　２４を入力
してもよい。
このように、第１図に示した回路では、ワード線電位制
御手段１５を設けていることにより、メモリセルがアク
セスされたときのみワード線駆動トランジスタに”Ｈ＋
”という高電圧を印加しているので、ワード線駆動トラ
ンジスタのゲート酸化膜の劣化を阻止することができる
。
なお、メモリセルが選択されていないときに、ワード線
駆動トランジスタのソース電位ＶＷＤＲＶを、必ずしも
正電源電位ＶＣＣにしておく必要はなく、ＶＣＣ以下で
、かつトランスファーゲートのトランジスタのしきい値
電圧以上にしておけば、セルへのアクセスが必要なとき
にワード線の電位を瞬時に引き上げることができる。
また、本実施例においては、ワード線駆動トランジスタ
をＰ型ＭＯ５トランジスタで、メモリセルをＮ型ＭＯＳ
素子で実現したが、ワード線駆動トランジスタをＮ型Ｍ
ＯＳトランジスタで、メモリセルをＰ型ＭＯＳ素子で実
現してもよい。この場合には、メモリセルが選択されて
いないときに、ワード線駆動トランジスタのソース電位
を、接地電位Ｖ５５にしておけばよい。なお、この場合
もメモリセルが選択されていないときに、ワード線駆動
トランジスタのソース電位ｖｗＤＲｖを、必ずしも接地
電位Ｖ５Ｓにしておく必要はなく、ｖｓｓ以上で、かつ
トランスファーゲートのトランジスタのしきい値電圧以
下にしておけば、セルへのアクセスが必要なときにワー
ド線の電位を瞬時に引き上げることができる。
ところで、ＤＲＡＭの高集積化が進めば進むほど動作時
の消費電流を抑えることが困難になつできており、最近
では、セルアレイを複数のブロックに分割し、動作時に
は一部分のみを活性化させてビット線の充放電電流を抑
える方式が用いられるようになっている。そこで、この
方式を用いたメモリセルに本発明を適用した場合につい
て第２の実施例として、第４図乃至第６図を参照して説
明する。
第４図には、メモリセル４０．ワード線駆動回路４１．
ＮＡＮＤ回路４２．４２’　、　ワード線Ｗ　Ｌ　４３
゜ビット線Ｂ　Ｌ　４４．ワード線電位制御手段４５が
示されている。メモリセル４０はＮ型ＭＯＳキャパシタ
４６とトランスファーゲートであるＮ型ＭＯＳトランジ
スタ４７とからなっている。また、ワード線駆動回路４
１は、ソースにワード線電位制御手段４５の出力が接続
されたＰ型ＭＯＳトランジスタ４９．５０と、ドレイン
がＰ型ＭＯＳトランジスタ４９のゲートとＰ型ＭＯＳト
ランジスタ５０のドレインとに接続され、ソースが接地
電位Ｖ５５に接続され、ゲートがＮＡＮＤ回路４２の出
力に接続されたＮ型ＭＯＳトランジスタ５２と、ソース
・ドレインのうち一方がＮ型ＭＯＳトランジスタ５２の
ゲートに接続され、他方がＰ型ＭＯＳトランジスタ５０
のゲートとＰ型ＭＯＳトランジスタ４９のドレインとに
接続され、ゲートが正電源電位ＶＣＣに接続されたＮ型
ＭＯＳトランジスタ５３とからなっている。なお、上記
のＰ型ＭＯＳトランジスタ４９．５０をワード線駆動ト
ランジスタと呼ぶことにする。また、メモリセル４０の
トランスファーゲートのしきい値電圧ヲＶＴＨ２とする
とき、Ｖ　ｃｃ＋　Ｖ　ＴＲ２以上の電位を”Ｈ゛と記
述することにする。
同図の回路は、動作時に活性化されるセルアレイに属す
るワード線駆動トランジスタのみに対し、そのソース電
位を”Ｈ１″にまで上昇させる回路である。
ワード線電位制御手段４５は、ブロック活性化手段４５
°と、／ＲＡＳ５４を反転するインバータ５５゜このイ
ンバータ５５の出力に接続されたキャパシタ５６、ソー
ス・ドレインのうち一方と基板とがキャパシタ５６に接
続され、ゲートが／ＲＡＳ５４に接続されたＰ型ＭＯＳ
トランジスタ５７．ソース・ドレインのうち一方が接地
電位ＶＳＳに接続され、ゲートが／ＲＡＳ５４に接続さ
れたＮ型ＭＯＳトランジスタ５８　　ゲートがＰ型ＭＯ
Ｓトランジスタ５７とＮ型ＭＯＳトランジスタ５８とに
接続され、ソース・ドレインのうち一方と基板とかキャ
パシタ５Ｂに接続され、他方が正電源電位Ｖ。Ｃに接続
されたＰＭＯＳトランジスタ５９とからなっている。ワ
ード線電位制御手段４５の中に設けられたブロック活性
化手段４５°は、アクセスすべきセルが属するブロック
のみを活性化する働きを持つ。
このブロック活性化手段４５°は、ソースがＰＭＯＳト
ランジスタ５９に接続されたＰ型ＭＯ５トランジスタ８
０．８１と、ドレインがＰ型ＭＯＳトランジスタ６０の
ゲートとＰ型ＭＯＳトランジスタロ１のドレインとに接
続され、ソースが接地電位ＶＳＳに固定され、ゲートが
ＮＡＮＤ回路４２°の出力に接続されたＮ型ＭＯＳトラ
ンジスタ６２と、ソース・ドレインのうち一方がＮ型Ｍ
ＯＳトランジスタロ２のゲートに接続され、他方がＰ型
ＭＯＳトランジスタ６１のゲートとＰ型ＭＯＳトランジ
スタ６０のドレインとに接・続され、ゲートが正電源電
位ｖｃｃに接続されたＮ型ＭｏＳトランジスタ６３と、
ゲートがＰ型ＭＯ５トランジスタロ０のゲートとＰ型Ｍ
ＯＳトランジスタ８１のドレインとＮ型ＭＯＳトランジ
スタ６２のドレインとに接続され、基板とソース中ドレ
インのうち一方とがＰＭＯ８トランジスタ５９に接続さ
れ、他方がワード線駆動回路４１に接続されるＰ型ＭＯ
Ｓトランジスタ６４と、ゲートがＰ型ＭＯＳトランジス
タロ０のドレインとＰ型ＭＯＳトランジスタ６１のゲー
トとＮ型ＭＯＳトランジスタ６３とに接続され、基板と
ソース・ドレインのうち一方とがワード線駆動回路４１
に接続され、他方が正電源電位ＶＣＣに接続されるＰ型
ＭＯＳトランジスタＢ５とからなる。なお、ＮＡＮＤ回
路４２゛の出力は、インバータ６Ｂを介してＮＡＮＤ回
路４２へ入力されている。
次に、第４図と第５図とを用いて上記の回路の動作を説
明する。なお、以下においては、Ｐ型ＭＯＳトランジス
タ４９．５０のソース電位をＶ　ＷＤＲＶ−１１７０，
ブロック活性化手段４５“のＰ型ＭＯＳトランスファー
、　６ｔのソース電位をＶ　ＷＤＲＶ７１とする。
／ＲＡＳ５４が°Ｈ”のとき、すなわちメモリがアクセ
スされていないときは、Ｐ型ＭＯＳトランジスタ６０．
６１のソース電位ＶｗｏＲｖ７１は、　Ｈ”すなわち電
源電位ＶＣＣに保たれ、この結果ワード線駆動トランジ
スタであるＰ型ＭＯＳトランジスタ４９．５０のソース
電位Ｖ　ｗｏＲｖ−，７Ｑも”Ｈ″に保たれる。メモリ
がアクセスされ、／ＲＡＳ５４が”Ｌ。
になると、ワード線電位制御手段４５にはキャパシタ５
Ｂが挿入されているためにＶ　ＷＤＲＶ７１は、　Ｈ＋
”にまで昇圧される（ここでは、認識されたローアドレ
スがローデコーダに送られ、ローデコーダの中でそのロ
ーアドレスに対応したＮＡＮＤ回路の出力が、　Ｌ’に
なる前にＶＷＤＲＶ７１は＃Ｈ＋２にまで昇圧される）
。
次に、ローデコーダのＮＡＮＤ回路４２゛にローアドレ
スＡｄｄ８０が送られると、セルアレイ中の全ブロック
の中でそのローアドレスＡ　ｄ　ｄ　８０に対応したブ
ロックのワード線駆動回路４１にのみ”Ｈ゛が伝えられ
る。つまり、ローアトレスＡｄｄ８０に対応したブロッ
クのみが活性化され、活性化されていないブロックのワ
ード線駆動トランジスタには°Ｈ”という高電圧か与え
られず、ゲート酸化膜の劣化を阻止する。そして、ロー
アドレスＡｄｄｌｉＯに対応したブロックでは、ＮＡＮ
Ｄ回路４２の出力が”Ｌ”になり、ワード線駆動トラン
ジスタであるＰ型ＭＯ３トランジスタ５０のゲート電位
■。ｆ１８１が”Ｌ”になる。この結果、Ｐ型ＭＯＳト
ランジスタ５０かオン状態に、Ｐ型Ｍ　ＯＳトランジス
タ４９がオフ状態になり、ワード線ＷＬ４３の電位が”
Ｈ＋”に引き上げられる。書き込み動作あるいは読み出
し動作が終了すると、Ｐ型ＭＯＳトランジスタ４９がオ
ン状態、Ｐ型ＭＯＳトランジスタ５０がオフ状態になり
、ワード線Ｗ　Ｌ　４３の電位が”Ｌ”に戻され、この
後、Ｐ型ＭＯＳトランジスタ４９．５０のソース電位す
なわちＶＷＤＲＶ−，７０が２Ｈ”に戻される。
また、ビット線ＢＬ４４のプリチャージ電位が、１　／
　２　Ｖ　ｃｃでかつ、Ｖ　ＴＲ２＜　Ｖ　ＣＣとなっ
ているＤＲＡＭ’Ｐ、■、５プリチャージのＤＲＡＭで
は、第６図に示すように、ローアドレス８０を決定した
後ワード線駆動トランジスタであるＰ型ＭＯ３トランジ
スタ４９．５０のソース電位Ｖ　ｗｏａｖ−ａ７０を’
Ｈ”−にまで昇圧することも可能である。
このように、第４図に示した回路では、ブロック活性化
手段４５°を介してワード線駆動トランジスタに”Ｈ”
を伝えている。このため、活性化されたブロック以外の
ワード線駆動トランジスタには、　Ｈ４ＩＴという電圧
が印加されないため、より効果的にゲート酸化膜の劣化
を阻止することができる。
なお、メモリセルが選択されていないときに、ワード線
駆動トランジスタのソース電位ｖｗＤＲＶ−１あるいは
ブローツク活性化手段のＰ型ＭＯ３トランジスタロ０．
６１のソース電位ｖＷＤＲｖを、必ずしも正電源電位Ｖ
。Ｃにしておく必要はなく、ＶＣＣ以下で、かつトラン
スファーゲートのトランジスタのしきい値電圧以上にし
ておけば、セルへのアクセスが必要なときにワード線の
電位を瞬時に引き上げることができる。
また、本実施例においては、ワード線駆動トランジスタ
をＰ型ＭＯ５トランジスタで、メモリセルをＮ型ＭＯＳ
素子で実現したが、ワード線駆動トランジスタをＮ型Ｍ
ＯＳトランジスタで、メモリセルをＰ型ＭＯ３素子で実
現してもよい。この場合には、メモリセルが選択されて
いないときに、ワード線駆動トランジスタのソース電位
を、接地電位ｖｓ５にしておけばよい。なお、この場合
もメモリセルが選択されていないときに、ワード線駆動
トランジスタのソース電位ＶＷＤＲＶ−ｎを、必ずしも
接地電位ＶＳＳにしておく必要はなく、ＶＳＳ以上で、
かつトランスファーゲートのトランジスタのしきい値電
圧以下にしておけば、セルへのアクセスが必要なときに
ワード線の電位を瞬時に引き上げることができる。
さらに、本発明の実施例としては、上記の２つの回路に
限られるものではなく、例えば、第３の実施例として、
第７図に示すように、Ｄ　（Ｄｅｐｌｅｔｉｏｎ　）タ
イプのＮ型ＭＯＳトランジスタ４９°。
５９’、［ｉ５’を用いたものも考えられる。なお、同
図において、第４図に示した回路と同一箇所については
同一番号を付した。
［発明の効果］ 以上、説明したように、本発明の半導体記憶装置によれ
ば、ワード線の選択が高速で、かつ、ゲート酸化膜の長
期的信頼性を損なわないワード線駆動回路方式の半導体
記憶装置を提供することが可能となる。
【図面の簡単な説明】
第１図は、本発明の第１の実施例の方式を示す回路図、
第２図および第３図は、第１図にした方式の動作波形を
示す図、第４図は、本発明の第２の実施例の方式を示す
回路図、第５図および第６図は、第４図に示した方式の
動作波形を示す図、第７図は、本発明の第３の実施例の
方式を示す回路図、第８図および第１０図は、従来の技
術による方式を示す回路図、第９図および第１１図は、
それぞれ第８図、第１０図に示した方式の動作波形を示
す図である。 １０・・・メモリセル、 １１・・・ワード線駆動回路、 １２・・・ＮＡＮＤ回路、 １３・・・ワード線、 １４・・・ビット線、 Ｉ５・・・ワード線電位制御回路、 １６・・・Ｎ型ＭＯＳキャパシタ、 １７、２２．２８・・・Ｎ型ＭＯＳトランジスタ、１８
・・・第１の電位、 １９、２Ｇ、　２３．２７．２８．２９・・・Ｐ型ＭＯ
Ｓトランジスタ、 ２４・・・／ＲＡＳ。 ２５・・・インバータ、２６・・・キャパシタ。

Claims (2)

    【特許請求の範囲】
  1. （１）Ｎ型ＭＯＳトランジスタとＮ型ＭＯＳキャパシタ
    とからなるメモリセルを少なくとも１つ含むメモリセル
    群と、 このメモリセル群に接続されるワード線と、このワード
    線へ電位を伝達するＰ型ＭＯＳトランジスタを含むワー
    ド線駆動回路と、 前記メモリセル群が選択されていないときには、正電源
    電位以下である第１の電位を、前記メモリセル群が選択
    されているときには正電源電位より高い第２の電位を前
    記ワード線駆動回路へ与えるワード線電位制御手段とを
    有することを特徴とする半導体記憶装置。
  2. （２）Ｐ型ＭＯＳトランジスタとＰ型ＭＯＳキャパシタ
    とからなるメモリセルを少なくとも１つ含むメモリセル
    群と、 このメモリセル群に接続されるワード線と、このワード
    線へ電位を伝達するＮ型ＭＯＳトランジスタを含むワー
    ド線駆動回路と、 前記メモリセル群が選択されていないときには、接地電
    位以上でである第１の電位を、前記メモリセル群が選択
    されているときには接地電位より低い第２の電位を前記
    ワード線駆動回路へ与えるワード線電位制御手段とを有
    することを特徴とする半導体記憶装置。
JP2239893A 1990-09-12 1990-09-12 半導体記憶装置 Expired - Fee Related JPH07111826B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2239893A JPH07111826B2 (ja) 1990-09-12 1990-09-12 半導体記憶装置
KR1019910015687A KR950010621B1 (ko) 1990-09-12 1991-09-09 반도체 기억장치
US07/757,632 US5335205A (en) 1990-09-12 1991-09-11 DRAM using word line potential control circuitcircuit
DE69129138T DE69129138T2 (de) 1990-09-12 1991-09-12 DRAM mit einem Wortleitungsbetriebsschaltungssystem
EP91115475A EP0475407B1 (en) 1990-09-12 1991-09-12 DRAM using word line drive circuit system
US08/240,368 US5550504A (en) 1990-09-12 1994-05-10 Dram using word line potential control circuit
US08/658,572 US5619162A (en) 1990-09-12 1996-06-05 Dram using word line potential circuit control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2239893A JPH07111826B2 (ja) 1990-09-12 1990-09-12 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP7078398A Division JP2653643B2 (ja) 1995-03-10 1995-03-10 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH04121894A true JPH04121894A (ja) 1992-04-22
JPH07111826B2 JPH07111826B2 (ja) 1995-11-29

Family

ID=17051430

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2239893A Expired - Fee Related JPH07111826B2 (ja) 1990-09-12 1990-09-12 半導体記憶装置

Country Status (5)

Country Link
US (3) US5335205A (ja)
EP (1) EP0475407B1 (ja)
JP (1) JPH07111826B2 (ja)
KR (1) KR950010621B1 (ja)
DE (1) DE69129138T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274612A (ja) * 1995-03-31 1996-10-18 Nec Corp 半導体装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225182A (ja) 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
US5668485A (en) * 1992-05-21 1997-09-16 Texas Instruments Incorporated Row decoder with level translator
US5452251A (en) 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JP2967021B2 (ja) * 1993-01-25 1999-10-25 株式会社東芝 半導体メモリ装置
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
JP3090833B2 (ja) * 1993-12-28 2000-09-25 株式会社東芝 半導体記憶装置
JP3337564B2 (ja) * 1994-09-16 2002-10-21 松下電器産業株式会社 半導体記憶装置
JPH08235877A (ja) * 1995-02-24 1996-09-13 Toshiba Corp 不揮発性半導体メモリ装置
JP2720812B2 (ja) * 1995-03-17 1998-03-04 日本電気株式会社 半導体記憶装置
JP3497601B2 (ja) * 1995-04-17 2004-02-16 松下電器産業株式会社 半導体集積回路
KR0179553B1 (ko) * 1995-12-29 1999-04-15 김주용 로오 디코더 및 컬럼 디코더 회로
US5703827A (en) * 1996-02-29 1997-12-30 Monolithic System Technology, Inc. Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array
US5760608A (en) * 1996-10-21 1998-06-02 Hewlett-Packard Co. High speed, low clock load register dump circuit
US5777940A (en) * 1996-11-12 1998-07-07 Winbond Electronics Corp. Circuit with regulated power supply for reducing memory device operating power
US5835438A (en) * 1996-12-24 1998-11-10 Mosaid Technologies Incorporated Precharge-enable self boosting word line driver for an embedded DRAM
JPH10241364A (ja) * 1997-02-28 1998-09-11 Toshiba Corp Ｄｒａｍ装置及びロジック混載ｌｓｉ
DE19739807C2 (de) * 1997-09-10 2000-06-15 Siemens Ag Pegelumsetzschaltung
US6215708B1 (en) * 1998-09-30 2001-04-10 Integrated Device Technology, Inc. Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
US7176719B2 (en) * 2004-08-31 2007-02-13 Micron Technology, Inc. Capacitively-coupled level restore circuits for low voltage swing logic circuits
KR101020280B1 (ko) * 2008-04-22 2011-03-07 주식회사 하이닉스반도체 레벨시프터
JP2011044186A (ja) * 2009-08-19 2011-03-03 Oki Semiconductor Co Ltd ワード線駆動装置
US8537593B2 (en) 2011-04-28 2013-09-17 Sandisk Technologies Inc. Variable resistance switch suitable for supplying high voltage to drive load
US8395434B1 (en) * 2011-10-05 2013-03-12 Sandisk Technologies Inc. Level shifter with negative voltage capability
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP6333028B2 (ja) * 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
US9330776B2 (en) 2014-08-14 2016-05-03 Sandisk Technologies Inc. High voltage step down regulator with breakdown protection
TWI686806B (zh) * 2019-02-13 2020-03-01 旺宏電子股份有限公司 記憶體裝置
US11114148B1 (en) * 2020-04-16 2021-09-07 Wuxi Petabyte Technologies Co., Ltd. Efficient ferroelectric random-access memory wordline driver, decoder, and related circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5862895A (ja) * 1981-10-12 1983-04-14 Mitsubishi Electric Corp 半導体記憶回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5271141A (en) * 1975-12-10 1977-06-14 Hitachi Ltd Word line driving circuit
JPS58185091A (ja) * 1982-04-24 1983-10-28 Toshiba Corp 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路
JPS58188388A (ja) * 1982-04-28 1983-11-02 Toshiba Corp 半導体記憶装置
JPS61144790A (ja) * 1984-12-18 1986-07-02 Sharp Corp アドレスデコ−ダ回路
JPS61151898A (ja) * 1984-12-26 1986-07-10 Fujitsu Ltd 半導体記憶装置におけるワ−ド線ドライバ回路
JPS6238592A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd 相補型メモリの行選択線駆動回路
US4769792A (en) * 1986-10-28 1988-09-06 Kabushiki Kaisha Toshiba Semiconductor memory device with voltage bootstrap
JPH0632230B2 (ja) * 1987-03-31 1994-04-27 株式会社東芝 半導体不揮発性記憶装置
US4820941A (en) * 1988-02-01 1989-04-11 Texas Instruments Incorporated Decoder driver circuit for programming high-capacitance lines
JPH01317022A (ja) * 1988-06-16 1989-12-21 Toshiba Corp 電源切り換え回路
JPH0793022B2 (ja) * 1988-12-24 1995-10-09 株式会社東芝 半導体メモリ集積回路
JPH02247892A (ja) * 1989-03-20 1990-10-03 Fujitsu Ltd ダイナミックランダムアクセスメモリ
JPH0438790A (ja) * 1990-06-01 1992-02-07 Toshiba Corp ダイナミック型半導体記憶装置
US5136190A (en) * 1991-08-07 1992-08-04 Micron Technology, Inc. CMOS voltage level translator circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5862895A (ja) * 1981-10-12 1983-04-14 Mitsubishi Electric Corp 半導体記憶回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274612A (ja) * 1995-03-31 1996-10-18 Nec Corp 半導体装置

Also Published As

Publication number Publication date
US5550504A (en) 1996-08-27
EP0475407A2 (en) 1992-03-18
JPH07111826B2 (ja) 1995-11-29
EP0475407A3 (en) 1993-03-17
US5335205A (en) 1994-08-02
KR950010621B1 (ko) 1995-09-20
DE69129138D1 (de) 1998-04-30
US5619162A (en) 1997-04-08
DE69129138T2 (de) 1998-08-20
KR930006728A (ko) 1993-04-21
EP0475407B1 (en) 1998-03-25

Similar Documents

Publication Publication Date Title
KR950010621B1 (ko) 반도체 기억장치
US6826108B2 (en) Integrated circuit memory device power supply circuits and methods of operating same
US5808955A (en) Integrated circuit memory devices including sub-word line drivers and related methods
US6522592B2 (en) Sense amplifier for reduction of access device leakage
US6212094B1 (en) Low power SRAM memory cell having a single bit line
KR0153847B1 (ko) 반도체 기억장치
US8482999B2 (en) Semiconductor memory integrated device having a precharge circuit with thin-film transistors gated by a voltage higher than a power supply voltage
US10529392B2 (en) Input buffer circuit
US4079462A (en) Refreshing apparatus for MOS dynamic RAMs
KR100621554B1 (ko) 반도체 메모리 장치
JPH04129089A (ja) ダイナミック型半導体記憶装置
KR910004733B1 (ko) 데이타 버스 리셋트 회로를 지닌 반도체 기억장치
KR0154755B1 (ko) 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
US5420869A (en) Semiconductor integrated circuit device
Chu et al. A 25-ns low-power full-CMOS 1-Mbit (128 K* 8) SRAM
US5376837A (en) Semiconductor integrated circuit device having built-in voltage drop circuit
US5333128A (en) Semiconductor memory device having a circuit for reducing frequency of proceeding refresh in data retention mode
JP3568605B2 (ja) 半導体集積回路装置
US5166554A (en) Boot-strapped decoder circuit
JPH0585993B2 (ja)
US7106645B2 (en) Semiconductor memory device having a word line drive circuit and a dummy word line drive circuit
JP2653643B2 (ja) 半導体記憶装置
US6597040B2 (en) Semiconductor device having MOS transistor for coupling two signal lines
US5768200A (en) Charging a sense amplifier
JP4201615B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071129

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081129

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091129

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees