JPH0632230B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH0632230B2 JPH0632230B2 JP7852287A JP7852287A JPH0632230B2 JP H0632230 B2 JPH0632230 B2 JP H0632230B2 JP 7852287 A JP7852287 A JP 7852287A JP 7852287 A JP7852287 A JP 7852287A JP H0632230 B2 JPH0632230 B2 JP H0632230B2
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- potential
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- transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Electronic Switches (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体不揮発性記憶装置に関するもので、特
に紫外線消去形電気的書き込み形の読み出し専用記憶装
置（Erasable and Programmable Read Only Memory；EP
ROM）に使用されるものである。
に紫外線消去形電気的書き込み形の読み出し専用記憶装
置（Erasable and Programmable Read Only Memory；EP
ROM）に使用されるものである。
（従来の技術） 従来、EPROM等の不揮発性記憶装置では、選択されたワ
ード線にハイレベルを印加する。このハイレベルは書き
込み時には高い電位（例えば１2.５Ｖ）、読み出し時に
は５Ｖというように書き込み時と読み出し時とでチップ
内部で切り換える必要がある。この機能を果たすのがい
わゆる“切り換え回路”である。
ード線にハイレベルを印加する。このハイレベルは書き
込み時には高い電位（例えば１2.５Ｖ）、読み出し時に
は５Ｖというように書き込み時と読み出し時とでチップ
内部で切り換える必要がある。この機能を果たすのがい
わゆる“切り換え回路”である。
第３図はディプレーション形（Ｄ形）のトランジスタを
用いて実現したもっとも簡単な切り換え回路の従来例で
ある。書き込み時には節点３と６に書き込み電位
（VPP）、節点４に読み出し電位（VCC）、節点７にグラ
ウンドレベル（VSS）を印加すればトランジスタ１はオ
ンし、トランジスタ２はオフするので切り換え節点５
（VSW）に書き込み電位（VPP）が発生する。一方、読み
出し時には節点３，４，７に読み出し電位、節点６にグ
ランドレベルを印加すれば、トランジスタ１はオフしト
ランジスタ２はオンするので切り換え節点５には読み出
し電位が発生する。
用いて実現したもっとも簡単な切り換え回路の従来例で
ある。書き込み時には節点３と６に書き込み電位
（VPP）、節点４に読み出し電位（VCC）、節点７にグラ
ウンドレベル（VSS）を印加すればトランジスタ１はオ
ンし、トランジスタ２はオフするので切り換え節点５
（VSW）に書き込み電位（VPP）が発生する。一方、読み
出し時には節点３，４，７に読み出し電位、節点６にグ
ランドレベルを印加すれば、トランジスタ１はオフしト
ランジスタ２はオンするので切り換え節点５には読み出
し電位が発生する。
第４図はEPROMに使用される行デコーダ回路の代表例で
ある。行アドレスバッファ回路の出力を入力とするナン
ド回路８によって選択された、トランジスタ９〜１２よ
りなる行デコーダ回路の出力節点１４には第３図に示し
た切り換え回路によって、書き込み時にはVPP、読み出
し時にはVCCが印加される。
ある。行アドレスバッファ回路の出力を入力とするナン
ド回路８によって選択された、トランジスタ９〜１２よ
りなる行デコーダ回路の出力節点１４には第３図に示し
た切り換え回路によって、書き込み時にはVPP、読み出
し時にはVCCが印加される。
以上述べたように書き込み時にはトランジスタ１がオン
し、トランジスタ２がオフする必要がある。また第４図
のように行デコーダにディプレーション形トランジスタ
があると非選択の行デコーダの場合節点１３にはVPP電
位が印加される必要がある。このことからディプレーシ
ョン形トランジスタのしきい値電圧に制約が生ずる。こ
のしきい値電圧は基板バイアス電位VSUBの関数でV
THD（VSUB）と表わす。このしきい値電圧の負数−VTHD
（VSUB）は基板バイアス電位が大きくなると減少する。
書き込み時にトランジスタ２がオフする条件は ０−VCC＋VTHD（VCC）＜０………(1) トランジスタ１および１０がオンする条件は −VTHD（VPP）＞０…………(2) となる。ディプレーション形トランジスタのしきい値電
圧VTHD（VSUB）はディプレーション形トランジスタのチ
ャネルドーズ量（通常は砒素Asをイオン注入する）で決
定され、ドーズ量が多い程−VTHD（VSUB）は増加する。
第５図はそれぞれ基板バイアスのないときのしきい値電
圧−VTHD(0)、(1)式からのVCC＝−VTHD（VCC）、(2)式
からの−VTHD（VPP）をチャネルドーズ量に対してプロ
ットしている。チャネルドーズ量の下限はトランジスタ
１、および１０がオンする。即ち−VTHD（VPP）＝０と
なる条件から決まる。チャネルドーズ量の上限はトラン
ジスタ２がオフする。即ち−VTHD（VCC）＝VCCmin（例
えば４Ｖ）となる条件から決まる。従来この上限値と下
限値の差即ちチャネルドーズ量の余裕は広がった。しか
しながら微細化が進み高集積化されたデバイスでは例え
ばリード線のピッチが小さくなりトランジスタ１０のチ
ャネル幅を狭くする必要がでてくる。このとき狭いチャ
ネル幅のトランジスタはいわゆる“狭チャネル幅”効果
により基板バイアス効果が大きくなり、第５図の−VTHD
（VCC）の値は下の方に移動する。同時にチャネルドー
ズ量の下限値は増加し余裕が著しく減少する。
し、トランジスタ２がオフする必要がある。また第４図
のように行デコーダにディプレーション形トランジスタ
があると非選択の行デコーダの場合節点１３にはVPP電
位が印加される必要がある。このことからディプレーシ
ョン形トランジスタのしきい値電圧に制約が生ずる。こ
のしきい値電圧は基板バイアス電位VSUBの関数でV
THD（VSUB）と表わす。このしきい値電圧の負数−VTHD
（VSUB）は基板バイアス電位が大きくなると減少する。
書き込み時にトランジスタ２がオフする条件は ０−VCC＋VTHD（VCC）＜０………(1) トランジスタ１および１０がオンする条件は −VTHD（VPP）＞０…………(2) となる。ディプレーション形トランジスタのしきい値電
圧VTHD（VSUB）はディプレーション形トランジスタのチ
ャネルドーズ量（通常は砒素Asをイオン注入する）で決
定され、ドーズ量が多い程−VTHD（VSUB）は増加する。
第５図はそれぞれ基板バイアスのないときのしきい値電
圧−VTHD(0)、(1)式からのVCC＝−VTHD（VCC）、(2)式
からの−VTHD（VPP）をチャネルドーズ量に対してプロ
ットしている。チャネルドーズ量の下限はトランジスタ
１、および１０がオンする。即ち−VTHD（VPP）＝０と
なる条件から決まる。チャネルドーズ量の上限はトラン
ジスタ２がオフする。即ち−VTHD（VCC）＝VCCmin（例
えば４Ｖ）となる条件から決まる。従来この上限値と下
限値の差即ちチャネルドーズ量の余裕は広がった。しか
しながら微細化が進み高集積化されたデバイスでは例え
ばリード線のピッチが小さくなりトランジスタ１０のチ
ャネル幅を狭くする必要がでてくる。このとき狭いチャ
ネル幅のトランジスタはいわゆる“狭チャネル幅”効果
により基板バイアス効果が大きくなり、第５図の−VTHD
（VCC）の値は下の方に移動する。同時にチャネルドー
ズ量の下限値は増加し余裕が著しく減少する。
（発明が解決しようとする問題点） 本発明は、従来技術ではチャネルドーズ量の余裕が著し
く減少する点に鑑みてなされたもので、チャネルドーズ
量の余裕を増大させ得る半導体不揮発性記憶装置を提供
するものである。
く減少する点に鑑みてなされたもので、チャネルドーズ
量の余裕を増大させ得る半導体不揮発性記憶装置を提供
するものである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は上記目的を達成するために、高電位発生用トラ
ンジスタと読み出し電位発生用トランジスタが並列接続
され、その共通接点に高電位と読み出し電位が選択的に
発生される回路において、読み出し電位発生用トランジ
スタが縦続接続された２つのディプレーション形トラン
ジスタからなりその共通接点に他方の接点に高電位端子
が接続されゲートに書込み時に高電位が印加されるトラ
ンジスタが接続される切換え回路を有するもので、２つ
の読み出し用のディプレーション形トランジスタを縦続
接続し、その共通節点を書き込み時に、よりVPP側の電
位にするものである。
ンジスタと読み出し電位発生用トランジスタが並列接続
され、その共通接点に高電位と読み出し電位が選択的に
発生される回路において、読み出し電位発生用トランジ
スタが縦続接続された２つのディプレーション形トラン
ジスタからなりその共通接点に他方の接点に高電位端子
が接続されゲートに書込み時に高電位が印加されるトラ
ンジスタが接続される切換え回路を有するもので、２つ
の読み出し用のディプレーション形トランジスタを縦続
接続し、その共通節点を書き込み時に、よりVPP側の電
位にするものである。
（実施例） 以下図面を参照して本発明の一実施例を詳細に説明す
る。
る。
即ち、第１図は本発明の一実施例を示し、節点４と切換
え節点５との間には読み出し電位発生用トランジスタ２
１，２２が縦続接続され、このトランジスタ２１，２２
の各ゲートには節点７が接続される。前記トランジスタ
２１と２２の接続点である節点２４と高電位端子の節点
３との間にはトランジスタ２０が接続され、このトラン
ジスタ２０のゲートには書込み時に高電位が印加される
節点６が接続される。前記節点５と節点３との間には高
電位発生用トランジスタ２３が接続され、このトランジ
スタ２３のゲートには節点６が接続される。前記トラン
ジスタ２０〜２３はディプレーション形トランジスタか
ら形成される。すなわち、従来回路では節点２４に対応
した点がVCCになっており、書き込み時にトランジスタ
２２がオンして切り換わり節点５の電位が低下すること
が問題であった。
え節点５との間には読み出し電位発生用トランジスタ２
１，２２が縦続接続され、このトランジスタ２１，２２
の各ゲートには節点７が接続される。前記トランジスタ
２１と２２の接続点である節点２４と高電位端子の節点
３との間にはトランジスタ２０が接続され、このトラン
ジスタ２０のゲートには書込み時に高電位が印加される
節点６が接続される。前記節点５と節点３との間には高
電位発生用トランジスタ２３が接続され、このトランジ
スタ２３のゲートには節点６が接続される。前記トラン
ジスタ２０〜２３はディプレーション形トランジスタか
ら形成される。すなわち、従来回路では節点２４に対応
した点がVCCになっており、書き込み時にトランジスタ
２２がオンして切り換わり節点５の電位が低下すること
が問題であった。
本実施例ではVCCのかわりにトランジスタ２０と２１か
らなる別の切り換わり回路の切り換わり電位を発生さ
せ、節点２４が必ずVCC電位より高くなるようにしたの
で、トランジスタ２２がオンして節点５をVCC側に引っ
ぱる問題がなくなった。
らなる別の切り換わり回路の切り換わり電位を発生さ
せ、節点２４が必ずVCC電位より高くなるようにしたの
で、トランジスタ２２がオンして節点５をVCC側に引っ
ぱる問題がなくなった。
第２図は第１図の書き込み用のディプレーション形トラ
ンジスタ２０と２３をエンハンスメント形トランジスタ
３０，３３にしたもので、読み出し時にはそのゲート電
位６がグラウンドレベルになるので、VPPをグラウンド
レベルにしても問題がなくなる。ただし、書き込み時に
はそのしきい値電圧は低下する。これを嫌う場合は、節
点６を書き込み時に昇圧すれば良い。なお、第２図のト
ランジスタ３１，３２は第１図のトランジスタ２１，２
２に対応し、節点３４は節点２４に対応している。
ンジスタ２０と２３をエンハンスメント形トランジスタ
３０，３３にしたもので、読み出し時にはそのゲート電
位６がグラウンドレベルになるので、VPPをグラウンド
レベルにしても問題がなくなる。ただし、書き込み時に
はそのしきい値電圧は低下する。これを嫌う場合は、節
点６を書き込み時に昇圧すれば良い。なお、第２図のト
ランジスタ３１，３２は第１図のトランジスタ２１，２
２に対応し、節点３４は節点２４に対応している。
なお、本発明は行デコーダ以外の切換え電位を必要とす
る全ての回路に適用可能である。
る全ての回路に適用可能である。
［発明の効果］ 以上述べたように本発明によれば、デバイスを微細化し
て高速化した場合にも充分ディプレーション形トランジ
スタの余裕がとれるようになる。
て高速化した場合にも充分ディプレーション形トランジ
スタの余裕がとれるようになる。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の切換え回
路を示す回路図、第４図は従来の行デコーダ回路を示す
回路図、第５図は従来のしきい値電圧−チャネルドーズ
量特性を示す図である。 ２０，２３……高電位発生用トランジスタ、２１，２２
……読み出し電位発生用トランジスタ。
明の他の実施例を示す回路図、第３図は従来の切換え回
路を示す回路図、第４図は従来の行デコーダ回路を示す
回路図、第５図は従来のしきい値電圧−チャネルドーズ
量特性を示す図である。 ２０，２３……高電位発生用トランジスタ、２１，２２
……読み出し電位発生用トランジスタ。
Claims (1)
- 【請求項１】高電位発生用トランジスタと読み出し電位
発生用トランジスタが並列接続され、その共通接点に高
電位と読み出し電位が選択的に発生される回路におい
て、読み出し電位発生用トランジスタが縦続接続された
２つのディプレーション形トランジスタからなりその共
通接点に他方の接点に高電位端子が接続されゲートに書
込み時に高電位が印加されるトランジスタが接続される
切換え回路を有する半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7852287A JPH0632230B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体不揮発性記憶装置 |
| US07/173,563 US4893275A (en) | 1987-03-31 | 1988-03-25 | High voltage switching circuit in a nonvolatile memory |
| KR1019880003525A KR910009351B1 (ko) | 1987-03-31 | 1988-03-30 | 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7852287A JPH0632230B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244500A JPS63244500A (ja) | 1988-10-11 |
| JPH0632230B2 true JPH0632230B2 (ja) | 1994-04-27 |
Family
ID=13664260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7852287A Expired - Fee Related JPH0632230B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4893275A (ja) |
| JP (1) | JPH0632230B2 (ja) |
| KR (1) | KR910009351B1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225607B (it) * | 1988-07-06 | 1990-11-22 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione |
| JPH0793019B2 (ja) * | 1988-09-02 | 1995-10-09 | 株式会社東芝 | 半導体集積回路 |
| GB2226727B (en) * | 1988-10-15 | 1993-09-08 | Sony Corp | Address decoder circuits for non-volatile memories |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| CH681928A5 (ja) * | 1989-04-26 | 1993-06-15 | Seiko Epson Corp | |
| KR920000962B1 (ko) * | 1989-05-26 | 1992-01-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
| US4943945A (en) * | 1989-06-13 | 1990-07-24 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
| US5265052A (en) * | 1989-07-20 | 1993-11-23 | Texas Instruments Incorporated | Wordline driver circuit for EEPROM memory cell |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| JP2672740B2 (ja) * | 1991-10-07 | 1997-11-05 | 三菱電機株式会社 | マイクロコンピュータ |
| JPH05151789A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 電気的に書込・一括消去可能な不揮発性半導体記憶装置 |
| DE69900372T2 (de) * | 1991-12-09 | 2002-05-29 | Fujitsu Ltd., Kawasaki | Versorgungsspannungsschalter |
| JPH06338193A (ja) * | 1993-05-28 | 1994-12-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
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| GB9423051D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage level converter |
| EP0782268B1 (en) * | 1995-12-29 | 2002-04-24 | STMicroelectronics S.r.l. | Supply voltages switch circuit |
| JP3180662B2 (ja) * | 1996-03-29 | 2001-06-25 | 日本電気株式会社 | 電源切り替え回路 |
| DE69630363D1 (de) * | 1996-05-24 | 2003-11-20 | St Microelectronics Srl | Zeilendekodierer für Speicher |
| US5937906A (en) * | 1997-05-06 | 1999-08-17 | Kozyuk; Oleg V. | Method and apparatus for conducting sonochemical reactions and processes using hydrodynamic cavitation |
| US5931771A (en) * | 1997-12-24 | 1999-08-03 | Kozyuk; Oleg V. | Method and apparatus for producing ultra-thin emulsions and dispersions |
| US5971601A (en) * | 1998-02-06 | 1999-10-26 | Kozyuk; Oleg Vyacheslavovich | Method and apparatus of producing liquid disperse systems |
| JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー，インコーポレイテッド | 高電圧スイッチング回路 |
| JP5191766B2 (ja) * | 2008-03-24 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | デコーダ回路 |
| KR102072767B1 (ko) | 2013-11-21 | 2020-02-03 | 삼성전자주식회사 | 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 |
| US9875783B2 (en) * | 2014-03-03 | 2018-01-23 | Intel Corporation | High voltage tolerant word-line driver |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| US4565932A (en) * | 1983-12-29 | 1986-01-21 | Motorola, Inc. | High voltage circuit for use in programming memory circuits (EEPROMs) |
| JPS6252797A (ja) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-03-31 JP JP7852287A patent/JPH0632230B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-25 US US07/173,563 patent/US4893275A/en not_active Expired - Lifetime
- 1988-03-30 KR KR1019880003525A patent/KR910009351B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR910009351B1 (ko) | 1991-11-12 |
| JPS63244500A (ja) | 1988-10-11 |
| US4893275A (en) | 1990-01-09 |
| KR880011809A (ko) | 1988-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |