JPH04122039A - 多ピン半導体素子テスト用パッド - Google Patents
多ピン半導体素子テスト用パッドInfo
- Publication number
- JPH04122039A JPH04122039A JP2242272A JP24227290A JPH04122039A JP H04122039 A JPH04122039 A JP H04122039A JP 2242272 A JP2242272 A JP 2242272A JP 24227290 A JP24227290 A JP 24227290A JP H04122039 A JPH04122039 A JP H04122039A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- layer
- semiconductor
- pad layer
- die sorter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は多ピン構造のＬＳＩ（Ｌａｒｇ−ｅ ５ｃａ
Ｑｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ −ｒｃｕｉｔ
）に係わり、特にそのダイソータ（Ｄｉｅ ５ｏｒｔ
ｅｒ）試験に好適なものである。
Ｑｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ −ｒｃｕｉｔ
）に係わり、特にそのダイソータ（Ｄｉｅ ５ｏｒｔ
ｅｒ）試験に好適なものである。
（従来の技術）
半導体素子の集積度は益々向上しており、いわゆるゲー
トアレイ（Ｇａｔｅ Ａｒｒａｙ）においても同様な
傾向にある。この機種では、例えば１ｃｍ四方の半導体
ウェーハ（Ｗａｆｅｒ）の中央を囲む領域に能動素子、
受動素子及び抵抗などの回路成分から成る群から選定し
た一種または複数種が造り込まれてセル（ＣｅＱＱ）群
が形成されており、その外側の半導体ウェーハ部分には
Ｉ１０バッファ（Ｂｕｆｆｅｒ）デバイスセル（Ｄｅｖ
ｉｃｅ ＣｅＱＱ）が形成されている。
トアレイ（Ｇａｔｅ Ａｒｒａｙ）においても同様な
傾向にある。この機種では、例えば１ｃｍ四方の半導体
ウェーハ（Ｗａｆｅｒ）の中央を囲む領域に能動素子、
受動素子及び抵抗などの回路成分から成る群から選定し
た一種または複数種が造り込まれてセル（ＣｅＱＱ）群
が形成されており、その外側の半導体ウェーハ部分には
Ｉ１０バッファ（Ｂｕｆｆｅｒ）デバイスセル（Ｄｅｖ
ｉｃｅ ＣｅＱＱ）が形成されている。
なお、本発明における半導体ウニーノ＼は形成するスク
ライブライン（ＳｃｒｉｂＱｉｎｅ）により区分けされ
た領域を指しており、ダイボンディング（Ｄｉｅ Ｂ
ｏｎｄｉｎｇ）工程などの組立工程前の分割（Ｂｒａｋ
ｉｎｇ）工程を終えたものでない。
ライブライン（ＳｃｒｉｂＱｉｎｅ）により区分けされ
た領域を指しており、ダイボンディング（Ｄｉｅ Ｂ
ｏｎｄｉｎｇ）工程などの組立工程前の分割（Ｂｒａｋ
ｉｎｇ）工程を終えたものでない。
このような構造のゲートアレイにあっても集積度が増大
しているために、他機器との電気的な接続を行うのが必
要ないわゆるアウターリード（Ｏｕ ｔ ｅ ｒ Ｌ
ｅａｄ）の本数も増大の傾向にある。一方、半導体素子
の組立工程にはトランスファーモールド（Ｔｒａｎｓｆ
ｅｒ ＭｏＱｄ）法の外に、集積度が向上してビン数
が増えた半導体素子やゲートアレイにあってはバンブ（
Ｂｕ−ｍｐ）電極を利用するいわゆるＴＡＢ （Ｔａｐ
−ｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式
が専ら採用されている。
しているために、他機器との電気的な接続を行うのが必
要ないわゆるアウターリード（Ｏｕ ｔ ｅ ｒ Ｌ
ｅａｄ）の本数も増大の傾向にある。一方、半導体素子
の組立工程にはトランスファーモールド（Ｔｒａｎｓｆ
ｅｒ ＭｏＱｄ）法の外に、集積度が向上してビン数
が増えた半導体素子やゲートアレイにあってはバンブ（
Ｂｕ−ｍｐ）電極を利用するいわゆるＴＡＢ （Ｔａｐ
−ｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式
が専ら採用されている。
ところで、ゲートアレイ用のセルは前記のように能動素
子、受動素子及び抵抗などの回路成分がら成る群から選
定する一種または複数種で構成しており、これらはいわ
ゆるダイソータ（Ｄｉ −ｅ ５ｏｒｔｅｒ）試験を
半導体ウェーハ状態で行ってから組立工程に送られてい
る。ゲートアレイ用のセルの設計にはセルライブラリィ
ベース（ＣｅＱＱ Ｌｉｂｒａｒｙ Ｂａ５ｅ）の
レイ？’）ト（Ｌａｙ ０ｕｔ）設計が利用されてお
り、これはＬＳＩ設計の中で最も重要な工程であり、Ｌ
ＳＩ用マスクパターン（Ｍａｓｋ Ｐａｔｔ−ｅｒｎ
）を設計する作業である。このセルライブラリィベース
のレイアウト設計では２層３層の両配線手法により共通
のセルライブラリィを使用するのが一般的である。これ
は半導体チップの周縁のセルについても例外でなく、Ｉ
１０バッファセルは１層、２層の配線層を使って形成さ
れている。
子、受動素子及び抵抗などの回路成分がら成る群から選
定する一種または複数種で構成しており、これらはいわ
ゆるダイソータ（Ｄｉ −ｅ ５ｏｒｔｅｒ）試験を
半導体ウェーハ状態で行ってから組立工程に送られてい
る。ゲートアレイ用のセルの設計にはセルライブラリィ
ベース（ＣｅＱＱ Ｌｉｂｒａｒｙ Ｂａ５ｅ）の
レイ？’）ト（Ｌａｙ ０ｕｔ）設計が利用されてお
り、これはＬＳＩ設計の中で最も重要な工程であり、Ｌ
ＳＩ用マスクパターン（Ｍａｓｋ Ｐａｔｔ−ｅｒｎ
）を設計する作業である。このセルライブラリィベース
のレイアウト設計では２層３層の両配線手法により共通
のセルライブラリィを使用するのが一般的である。これ
は半導体チップの周縁のセルについても例外でなく、Ｉ
１０バッファセルは１層、２層の配線層を使って形成さ
れている。
しかも、ゲートアレイではＩ１０バッファセルと半導体
チップ周縁間の距離は５０μｍ〜１５０μｍであり、こ
の空間に１５０μｍ以上のピッチ（Ｐｉｔｃｈ）で導電
性金属例えばＡＱまたはＡＱ合金（ＡＱ−８Ｌ−Ｃｕ、
ＡＱ−６Ｌ）から成るパッド（Ｐ ａ ｄ）層を形成す
る。パッド層間の距離は１２０μｍ〜１５０μｍに形成
され、配線層によって電気的に接続させてセル群やＩ１
０バッファセルとの導通が得られる。一方、セル群の特
性測定は公知のプローブカード（Ｐｒｏｂ−ｅ Ｃａ
ｒｄ）を利用するダイソータ試験によって良品と不良品
に分けられた上で後の組立工程に移行する。
チップ周縁間の距離は５０μｍ〜１５０μｍであり、こ
の空間に１５０μｍ以上のピッチ（Ｐｉｔｃｈ）で導電
性金属例えばＡＱまたはＡＱ合金（ＡＱ−８Ｌ−Ｃｕ、
ＡＱ−６Ｌ）から成るパッド（Ｐ ａ ｄ）層を形成す
る。パッド層間の距離は１２０μｍ〜１５０μｍに形成
され、配線層によって電気的に接続させてセル群やＩ１
０バッファセルとの導通が得られる。一方、セル群の特
性測定は公知のプローブカード（Ｐｒｏｂ−ｅ Ｃａ
ｒｄ）を利用するダイソータ試験によって良品と不良品
に分けられた上で後の組立工程に移行する。
（発明が解決しようとする課８）
被検査半導体素子に形成した能動素子や受動素子などと
電気的に接続したパッド層に対してプローブカードのニ
ードル（ＮｅｅｄＱｅ）を接触することがダイソータ試
験では不可欠である。しかし、ニードルを８０μｍ以下
に形成することができないためにパッド層のピッチには
限界があり、結果的には多ビンの半導体素子例えばセル
群を形成することができなかった。その上ＴＡＢ方式に
より組立られた半導体素子では金から成るいわゆツマ るバンブ（Ｂｕｍｐ）電極が形成されており、ニードル
との接触により潰されて半導体素子の特性に悪影響がで
ることが判明した。
電気的に接続したパッド層に対してプローブカードのニ
ードル（ＮｅｅｄＱｅ）を接触することがダイソータ試
験では不可欠である。しかし、ニードルを８０μｍ以下
に形成することができないためにパッド層のピッチには
限界があり、結果的には多ビンの半導体素子例えばセル
群を形成することができなかった。その上ＴＡＢ方式に
より組立られた半導体素子では金から成るいわゆツマ るバンブ（Ｂｕｍｐ）電極が形成されており、ニードル
との接触により潰されて半導体素子の特性に悪影響がで
ることが判明した。
本発明はこのような事情により成されたもので、特に測
定用パッドを半導体素子と電気的に接続したそれとは別
に設置することにより電気的な測定を可能にして、ニー
ドルの制約から解放すると共に、小ピツチの半導体素子
用パッドを提供することを目的とするものである。
定用パッドを半導体素子と電気的に接続したそれとは別
に設置することにより電気的な測定を可能にして、ニー
ドルの制約から解放すると共に、小ピツチの半導体素子
用パッドを提供することを目的とするものである。
［発明の構成］
（課題を解決するための手段）
半導体ウェーハ（Ｗａｆｅｒ）の中央部分を囲む領域に
形成する半導体セル群と、前記半導体ウェーハの周縁付
近に設置する前記半導体素子群のインターフェース領域
と、前記インターフェース領域と半導体素子群間を電気
的に接続する多層配線層と２前記半導体ウェーハの外周
付近もしくは多層配線層に形成するピッチが１５０μｍ
未満のパッド層に本発明に係わる多ビン半導体素子テス
ト用パッドの特徴がある。
形成する半導体セル群と、前記半導体ウェーハの周縁付
近に設置する前記半導体素子群のインターフェース領域
と、前記インターフェース領域と半導体素子群間を電気
的に接続する多層配線層と２前記半導体ウェーハの外周
付近もしくは多層配線層に形成するピッチが１５０μｍ
未満のパッド層に本発明に係わる多ビン半導体素子テス
ト用パッドの特徴がある。
（作用）
ゲートアレイなどのように半導体ウェハーの中央部分に
集積回路素子やトランジスタなどの半導体セル群を配置
し、その周囲の半導体チップにＩｌｏなどインターフェ
イス領域を設置し、更にその外側に本発明に係わる多ピ
ン半導体装置用パッドを形成する方式を採っている。と
言うのは第２のパッド層をダイソータ試験用ニードルの
ピッチより大きく形成することによりその制約から解放
すると共に、第２のパッド層と多ビン半導体装置用パッ
ドを金属細線により電気的に接続してダイソータ試験を
第２のパッド層により行う方式とした。第２のパッド層
の形成により多ピン半導体装置用パッドのピッチはダイ
ソータ試験と無関係に１５０μｍ未満と極めて小さく形
成できるために多ピン化が可能となる。
集積回路素子やトランジスタなどの半導体セル群を配置
し、その周囲の半導体チップにＩｌｏなどインターフェ
イス領域を設置し、更にその外側に本発明に係わる多ピ
ン半導体装置用パッドを形成する方式を採っている。と
言うのは第２のパッド層をダイソータ試験用ニードルの
ピッチより大きく形成することによりその制約から解放
すると共に、第２のパッド層と多ビン半導体装置用パッ
ドを金属細線により電気的に接続してダイソータ試験を
第２のパッド層により行う方式とした。第２のパッド層
の形成により多ピン半導体装置用パッドのピッチはダイ
ソータ試験と無関係に１５０μｍ未満と極めて小さく形
成できるために多ピン化が可能となる。
（実施例）
本発明に係わる実施例の上面口を参照して説明すると、
シリコン（ＳｉＱｉｃｏｎ）から成る半導体ウェーハ１
の中央部分には集積回路素子やトランジスタなどの半導
体素子で構成する半導体セル群２を設置するが、図に示
す半導体セル群２や配線層３はその状況を表すための図
であり、正確なものでない。また半導体セル群２は従来
例と同様にライブラリィベースのレイアウト設計も利用
して形成することもある。
シリコン（ＳｉＱｉｃｏｎ）から成る半導体ウェーハ１
の中央部分には集積回路素子やトランジスタなどの半導
体素子で構成する半導体セル群２を設置するが、図に示
す半導体セル群２や配線層３はその状況を表すための図
であり、正確なものでない。また半導体セル群２は従来
例と同様にライブラリィベースのレイアウト設計も利用
して形成することもある。
半導体ウェーハ１の周辺部分には集積回路素子やトラン
ジスタなどのインターフェース領域（図示せず）を形成
し、半導体セル群２との接続には多層配線層３を使用す
る。即ち、半導体セル群２に設ける電極端子には導電性
金属層例えばＡＱまたはＡＱ金合金ＡＱ−Ｓｉ、ＡＱ−
Ｓｉ−Ｃｕ）を例えばスパッタリング（Ｓｐａｔｔｅｒ
ｉｎｇ）工程により形成して電気的に接続し、次に層間
絶縁物層を堆積後更に配線層３として導電性金属層例え
ばＡＱまたはＡＱ金合金ＡＱ−Ｓ ｉ、 ＡＱ −５ｉ
−Ｃｕ）を堆積して半導体セル群２との電気的接続を図
る。配線層としては２層の配線構造の外に３層などの多
層配線構造も利用されるのは勿論である。ところで、セ
ル群２の外側に位置する半導体ウェーハ１部分に形成す
るインターフェース領域（図示せず）即ちＩ１０バッフ
ァセルには前記多層配線層を構成する各配線層が接続さ
れ、Ｉ１０バッファセル領域の外に電源ライン（Ｌ−ｉ
ｎｅ）なども形成され、四角の半導体チップのコーナ（
Ｃｏｒｎｅｒ）部分には自己試験装置例えば発振器など
も設置する。
ジスタなどのインターフェース領域（図示せず）を形成
し、半導体セル群２との接続には多層配線層３を使用す
る。即ち、半導体セル群２に設ける電極端子には導電性
金属層例えばＡＱまたはＡＱ金合金ＡＱ−Ｓｉ、ＡＱ−
Ｓｉ−Ｃｕ）を例えばスパッタリング（Ｓｐａｔｔｅｒ
ｉｎｇ）工程により形成して電気的に接続し、次に層間
絶縁物層を堆積後更に配線層３として導電性金属層例え
ばＡＱまたはＡＱ金合金ＡＱ−Ｓ ｉ、 ＡＱ −５ｉ
−Ｃｕ）を堆積して半導体セル群２との電気的接続を図
る。配線層としては２層の配線構造の外に３層などの多
層配線構造も利用されるのは勿論である。ところで、セ
ル群２の外側に位置する半導体ウェーハ１部分に形成す
るインターフェース領域（図示せず）即ちＩ１０バッフ
ァセルには前記多層配線層を構成する各配線層が接続さ
れ、Ｉ１０バッファセル領域の外に電源ライン（Ｌ−ｉ
ｎｅ）なども形成され、四角の半導体チップのコーナ（
Ｃｏｒｎｅｒ）部分には自己試験装置例えば発振器など
も設置する。
また、外部機器との接続に備えて不可欠な多ビン半導体
装置用パッドとして、導電性金属層例えばＡｌまたはＡ
１合金（ＡＱ−Ｓ ｉ、 ＡＱ−Ｓ １−Ｃｕ）から成
る第１のパッド層４を前記多層配線層の一部か、Ｉ１０
バッファセル領域と半導体チップの周縁間の空間部分に
形成する。更に半導体ウェーハに形成するスクライブラ
イン付近に設置するフォトリソグラフィ （Ｐｈｏｔｏ
Ｌｉ−ｔｈｏｇｒａｐｈｙ）用合せマーク（Ｍａｒｋ）
と同様にスクライブラインとＩ１０バッファセル領域間
の空間１２０〜１５０μｍの間に第１のパッド層４を形
成することもできる。これは８０μｍ〜１００μｍ四方
でピッチを１５０μｍ未満に形成する。しかし、ダイソ
ータ試験用として機能する導電性金属から成る第２のパ
ッド層５を第１のパッド層４と別に、ピッチを大きく形
成して、ニードルを備えたプローブカードの製造に備え
ている。
装置用パッドとして、導電性金属層例えばＡｌまたはＡ
１合金（ＡＱ−Ｓ ｉ、 ＡＱ−Ｓ １−Ｃｕ）から成
る第１のパッド層４を前記多層配線層の一部か、Ｉ１０
バッファセル領域と半導体チップの周縁間の空間部分に
形成する。更に半導体ウェーハに形成するスクライブラ
イン付近に設置するフォトリソグラフィ （Ｐｈｏｔｏ
Ｌｉ−ｔｈｏｇｒａｐｈｙ）用合せマーク（Ｍａｒｋ）
と同様にスクライブラインとＩ１０バッファセル領域間
の空間１２０〜１５０μｍの間に第１のパッド層４を形
成することもできる。これは８０μｍ〜１００μｍ四方
でピッチを１５０μｍ未満に形成する。しかし、ダイソ
ータ試験用として機能する導電性金属から成る第２のパ
ッド層５を第１のパッド層４と別に、ピッチを大きく形
成して、ニードルを備えたプローブカードの製造に備え
ている。
第２のパッド層５の設置場所としては複数の位置が選定
できる。即ち、スクライブラインの外側の半導体ウェー
ハ部分が普通である。また、これはピッチを１５０μｍ
以上例えば２００μｍ程度、８０μｍ〜１００μｍ四方
に真空蒸着法やスパッタリング法により堆積して形成す
る。また第２のパッド層５と第１のパッド層４間にはＡ
Ｑなどの金属細線６を圧着法例えばボンディング法によ
り固着して電気的に導通状態としてから、通常のダイソ
ータ工程を第２のパッド層５により行う。これにより半
導体セル群２の半導体特性が調査でき、不良品に所定の
マークが付けられて組立工程に移行することになる。組
立工程に移行するのに先立って金属細線６を例えばプレ
イド（Ｂ １ ａ ｄ）により切断して、組立工程例え
ばプレイキング（Ｂ ｒ ａ ｋ ｉ ｎ ｇ）工程時
にも何等影響がない状態にすることができる。ダイシン
グライン（Ｄ−ｉｃｉｎｇ Ｌｉｎｅ）を境として第
１のパッド層４と第２のパッド層５を金属細線６により
接続した例ではプレイキング工程時に切断することが可
能になる。このように本発明に係わる多ピン半導体素子
テスト用パッドではダイソータ試験に使用するプローブ
カードから要求される最小パッドピッチ距離を無視する
ことができるために半導体素子に必要な多ピンを造り込
むことができる大きな特徴がある。
できる。即ち、スクライブラインの外側の半導体ウェー
ハ部分が普通である。また、これはピッチを１５０μｍ
以上例えば２００μｍ程度、８０μｍ〜１００μｍ四方
に真空蒸着法やスパッタリング法により堆積して形成す
る。また第２のパッド層５と第１のパッド層４間にはＡ
Ｑなどの金属細線６を圧着法例えばボンディング法によ
り固着して電気的に導通状態としてから、通常のダイソ
ータ工程を第２のパッド層５により行う。これにより半
導体セル群２の半導体特性が調査でき、不良品に所定の
マークが付けられて組立工程に移行することになる。組
立工程に移行するのに先立って金属細線６を例えばプレ
イド（Ｂ １ ａ ｄ）により切断して、組立工程例え
ばプレイキング（Ｂ ｒ ａ ｋ ｉ ｎ ｇ）工程時
にも何等影響がない状態にすることができる。ダイシン
グライン（Ｄ−ｉｃｉｎｇ Ｌｉｎｅ）を境として第
１のパッド層４と第２のパッド層５を金属細線６により
接続した例ではプレイキング工程時に切断することが可
能になる。このように本発明に係わる多ピン半導体素子
テスト用パッドではダイソータ試験に使用するプローブ
カードから要求される最小パッドピッチ距離を無視する
ことができるために半導体素子に必要な多ピンを造り込
むことができる大きな特徴がある。
［発明の効果コ
本発明では■プローブカードによる制約なしでダイソー
タテストをウェーハ状態で行われるので、組立工程では
不良品が削除できるためにイールド（ＹｉｅＱｄ）が向
上し、■プローブカードによる制約なしでパッドのピッ
チが決められるので、半導体素子を超小型化することが
でき、ひいてはコストダウン（Ｃｏｓｔ Ｄｏｗｎ）
を図ることができ、■半導体チップ内部のパッドにプロ
ーブカードを接触しなくても良いので、ＴＡＢ方式を採
用する機種ではバンブ電極の損傷が防止でき、信頼性の
向上が得られ半導体特性を長期にわたって発揮すること
ができる。
タテストをウェーハ状態で行われるので、組立工程では
不良品が削除できるためにイールド（ＹｉｅＱｄ）が向
上し、■プローブカードによる制約なしでパッドのピッ
チが決められるので、半導体素子を超小型化することが
でき、ひいてはコストダウン（Ｃｏｓｔ Ｄｏｗｎ）
を図ることができ、■半導体チップ内部のパッドにプロ
ーブカードを接触しなくても良いので、ＴＡＢ方式を採
用する機種ではバンブ電極の損傷が防止でき、信頼性の
向上が得られ半導体特性を長期にわたって発揮すること
ができる。
図は本発明に係わる一実施例を示す上面図である。
１：半導体チップ、 ２：セル群、
３：配線層、 ４：第１のパッド、５：第２の
パッド、 ６：金属細線。 代理人 弁理士 大 胡 典 夫 １：ｆ−賂体手・ツ１ ２：セル群 ３−配線層 ４：ｉｉ”ｌｌのツマ・ソド ５；箋２のノマッド ６：金！Ｍ線
パッド、 ６：金属細線。 代理人 弁理士 大 胡 典 夫 １：ｆ−賂体手・ツ１ ２：セル群 ３−配線層 ４：ｉｉ”ｌｌのツマ・ソド ５；箋２のノマッド ６：金！Ｍ線
Claims (1)
- 半導体ウェーハの中央部分を囲む領域に形成する半導体
セル群と、前記半導体チップの周縁付近に設置する前記
半導体素子群のインターフェース領域と、前記インター
フェース領域と半導体素子群間を電気的に接続する多層
配線層と、前記半導体ウェーハの外周付近もしくは多層
配線層に形成するピッチが１５０μｍ未満のパッド層を
具備することを特徴とす多ピン半導体素子テスト用パッ
ド
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242272A JPH04122039A (ja) | 1990-09-12 | 1990-09-12 | 多ピン半導体素子テスト用パッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242272A JPH04122039A (ja) | 1990-09-12 | 1990-09-12 | 多ピン半導体素子テスト用パッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122039A true JPH04122039A (ja) | 1992-04-22 |
Family
ID=17086796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242272A Pending JPH04122039A (ja) | 1990-09-12 | 1990-09-12 | 多ピン半導体素子テスト用パッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122039A (ja) |
-
1990
- 1990-09-12 JP JP2242272A patent/JPH04122039A/ja active Pending
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