JPH07122604A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置（半導体チップ）の電気
的検査を可能にする一方で、好適な金属線のボンディン
グを可能にして他ピン化を実現する。 【構成】 半導体チップ１の周辺部に微小端子寸法の第
１の入出力端子２を微小ピッチ寸法で配列し、その内側
の領域に第２の入出力端子３を第１の入出力端子よりも
大きな端子寸法およびピッチ寸法で配列し、かつ各入出
力端子２，３を接続部４により個々に電気接続する。第
２の入出力端子３に対して金属線のボンディングを行う
ことにより、位置精度を確保して高信頼性のボンディン
グが実現される。また、第１の入出力端子２を半導体チ
ップの周辺部に１列に配置することにより、検査装置の
プローブの当接を可能とし、検査の容易化を実現する。
的検査を可能にする一方で、好適な金属線のボンディン
グを可能にして他ピン化を実現する。 【構成】 半導体チップ１の周辺部に微小端子寸法の第
１の入出力端子２を微小ピッチ寸法で配列し、その内側
の領域に第２の入出力端子３を第１の入出力端子よりも
大きな端子寸法およびピッチ寸法で配列し、かつ各入出
力端子２，３を接続部４により個々に電気接続する。第
２の入出力端子３に対して金属線のボンディングを行う
ことにより、位置精度を確保して高信頼性のボンディン
グが実現される。また、第１の入出力端子２を半導体チ
ップの周辺部に１列に配置することにより、検査装置の
プローブの当接を可能とし、検査の容易化を実現する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に多ピン化に適した半導体集積回路装置に関す
る。
し、特に多ピン化に適した半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置では、図５に
示すように、中央部に内部素子領域２２３が形成され、
その外形が矩形に形成された半導体チップ２１の周辺部
に複数の入出力端子２２が配列されている。この入出力
端子２２は電極パッドとして３０μφのアルミニウムや
金等の金属線が接続されるものであるため、これらの金
属線のボンディングを可能とし、かつ隣接する金属線の
干渉による短絡を防止するために、所定以上の寸法、及
び所定以上のピッチ寸法であることが要求される。例え
ば５００ピン程度の１５ｍｍ□チップの半導体集積回路
装置の場合には、各入出力端子は１００〜１２０μｍ□
程度の寸法とされ、かつ１１０〜１３０μｍ程度のピッ
チ寸法として配列形成されている。
示すように、中央部に内部素子領域２２３が形成され、
その外形が矩形に形成された半導体チップ２１の周辺部
に複数の入出力端子２２が配列されている。この入出力
端子２２は電極パッドとして３０μφのアルミニウムや
金等の金属線が接続されるものであるため、これらの金
属線のボンディングを可能とし、かつ隣接する金属線の
干渉による短絡を防止するために、所定以上の寸法、及
び所定以上のピッチ寸法であることが要求される。例え
ば５００ピン程度の１５ｍｍ□チップの半導体集積回路
装置の場合には、各入出力端子は１００〜１２０μｍ□
程度の寸法とされ、かつ１１０〜１３０μｍ程度のピッ
チ寸法として配列形成されている。
【０００３】このような入出力端子の構成では、近年に
おける半導体集積回路装置の高集積化に伴って半導体チ
ップに対して８００〜２０００ピンの極めて大きな多ピ
ン化が要求されると、入出力端子２２のピッチ寸法を６
０〜７０μｍ程度に低減させることが必要とされる。し
かしながら、このような微細ピッチ寸法では、前記した
金属線のボンディングに際しての位置精度を確保する上
で不利となり信頼性の高いボンディングが困難になると
ともに、隣接金属線の短絡を防止することが困難にな
り、その実現が困難になる。
おける半導体集積回路装置の高集積化に伴って半導体チ
ップに対して８００〜２０００ピンの極めて大きな多ピ
ン化が要求されると、入出力端子２２のピッチ寸法を６
０〜７０μｍ程度に低減させることが必要とされる。し
かしながら、このような微細ピッチ寸法では、前記した
金属線のボンディングに際しての位置精度を確保する上
で不利となり信頼性の高いボンディングが困難になると
ともに、隣接金属線の短絡を防止することが困難にな
り、その実現が困難になる。
【０００４】このため、従来では図６に示すように、半
導体チップ３１の内部素子領域３２を含む略全面に入出
力端子３２を配列したものが提案されている（特開昭６
４−６７９５１号公報）。この半導体集積回路装置で
は、多数の入出力端子３２を半導体チップ３１の略全面
にマトリクス状に配列することで、各入出力端子３２の
端子寸法やピッチ寸法を所定以上に確保し、前記したボ
ンディングに際しての問題を解消し、かつ隣接金属線の
短絡の防止効果を高めることが可能となる。
導体チップ３１の内部素子領域３２を含む略全面に入出
力端子３２を配列したものが提案されている（特開昭６
４−６７９５１号公報）。この半導体集積回路装置で
は、多数の入出力端子３２を半導体チップ３１の略全面
にマトリクス状に配列することで、各入出力端子３２の
端子寸法やピッチ寸法を所定以上に確保し、前記したボ
ンディングに際しての問題を解消し、かつ隣接金属線の
短絡の防止効果を高めることが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに入出力端子３２を半導体チップ３１の略全面に配列
すると、半導体チップ３１の電気的検査を行うために検
査用プローブを入出力端子に接触して通電検査を行う際
に、既存のプローブ配列の検査装置を使用することがで
きなくなり、特殊なプローブ配列の検査装置を用意する
必要がある。また、通常では検査装置の多数本のプロー
ブは円周方向に配置された構成が取られるが、図６の半
導体チップに適用するためには、これらのプローブをマ
トリクス状に配置する必要があり、その構造が複雑にな
るとともに、検査装置の高コスト化をまねくという問題
が生じる。本発明の目的は、通常の検査装置を用いて半
導体チップの電気的検査を可能にする一方で、金属線を
ボンディングする際の問題を解消した他ピン化を可能に
した半導体集積回路装置を提供することにある。
うに入出力端子３２を半導体チップ３１の略全面に配列
すると、半導体チップ３１の電気的検査を行うために検
査用プローブを入出力端子に接触して通電検査を行う際
に、既存のプローブ配列の検査装置を使用することがで
きなくなり、特殊なプローブ配列の検査装置を用意する
必要がある。また、通常では検査装置の多数本のプロー
ブは円周方向に配置された構成が取られるが、図６の半
導体チップに適用するためには、これらのプローブをマ
トリクス状に配置する必要があり、その構造が複雑にな
るとともに、検査装置の高コスト化をまねくという問題
が生じる。本発明の目的は、通常の検査装置を用いて半
導体チップの電気的検査を可能にする一方で、金属線を
ボンディングする際の問題を解消した他ピン化を可能に
した半導体集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップの周辺部に微小ピッチ寸法で配列され
た微小端子寸法の複数の第１の入出力端子と、第１の入
出力端子よりも内側の領域に第１の入出力端子の端子寸
法及びピッチ寸法よりも大きな端子寸法及びピッチ寸法
で配列され、かつそれぞれが第１の入出力端子に個々に
電気接続された複数の第２の入出力端子とを備える構成
とする。例えば、第１の入出力端子の少なくとも一部
と、第２の入出力端子の少なくとも一部と、これらの入
出力端子を相互に電気接続する接続部とを一つの導電膜
で一体に形成する。また、第１の入出力端子と第２の入
出力端子の表面部の材質が異なる構成としてもよい。
は、半導体チップの周辺部に微小ピッチ寸法で配列され
た微小端子寸法の複数の第１の入出力端子と、第１の入
出力端子よりも内側の領域に第１の入出力端子の端子寸
法及びピッチ寸法よりも大きな端子寸法及びピッチ寸法
で配列され、かつそれぞれが第１の入出力端子に個々に
電気接続された複数の第２の入出力端子とを備える構成
とする。例えば、第１の入出力端子の少なくとも一部
と、第２の入出力端子の少なくとも一部と、これらの入
出力端子を相互に電気接続する接続部とを一つの導電膜
で一体に形成する。また、第１の入出力端子と第２の入
出力端子の表面部の材質が異なる構成としてもよい。
【０００７】
【作用】端子寸法及びピッチ寸法の大きな第２の入出力
端子に対して金属線のボンディングを行うことにより、
位置精度を確保して高信頼性のボンディングが実現で
き、かく金属線の相互短絡が防止される。また、端子寸
法及びピッチ寸法が小さい第１の入出力端子を半導体チ
ップの周辺部に１列に配置することにより、検査装置の
プローブの当接を可能とし、検査の容易化を実現する。
端子に対して金属線のボンディングを行うことにより、
位置精度を確保して高信頼性のボンディングが実現で
き、かく金属線の相互短絡が防止される。また、端子寸
法及びピッチ寸法が小さい第１の入出力端子を半導体チ
ップの周辺部に１列に配置することにより、検査装置の
プローブの当接を可能とし、検査の容易化を実現する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す図であり、矩形に形
成された半導体チップ１の周辺部には多数の第１の入出
力端子２が半導体チップ１の周縁に沿って１列に配列さ
れている。また、この第１の入出力端子２の内側には、
これと同じ数の第２の入出力端子３が第１の入出力端子
２の配列方向に沿って２列に配列されている。そして、
前記第１の入出力端子２と第２の入出力端子３とはそれ
ぞれ近接されたものが１対１で対応され、それぞれが接
続部４により相互に電気的に接続されている。
る。図１は本発明の一実施例を示す図であり、矩形に形
成された半導体チップ１の周辺部には多数の第１の入出
力端子２が半導体チップ１の周縁に沿って１列に配列さ
れている。また、この第１の入出力端子２の内側には、
これと同じ数の第２の入出力端子３が第１の入出力端子
２の配列方向に沿って２列に配列されている。そして、
前記第１の入出力端子２と第２の入出力端子３とはそれ
ぞれ近接されたものが１対１で対応され、それぞれが接
続部４により相互に電気的に接続されている。
【０００９】図２は図１のＡ部を拡大した図であり、
（ａ）は平面図、（ｂ）はそのＢ−Ｂ線拡大断面図であ
る。半導体チップ１を構成するシリコン基板１０の主面
部の素子領域には、リソグラフィ、イオン注入、エッチ
ング等の技術を用いて所要の内部素子を形成し、これら
の素子からなる内部素子領域１１を形成している。そし
て、その上には絶縁膜と、所要のパターンに形成した導
電膜とを積層した多層配線層１２を形成し、前記内部素
子領域１１の各素子を相互に電気接続し、所望の半導体
集積回路を構成している。そして、この多層配線層１２
の最上層にはアルミニウム膜をパターン形成して端子配
線層１３を形成している。
（ａ）は平面図、（ｂ）はそのＢ−Ｂ線拡大断面図であ
る。半導体チップ１を構成するシリコン基板１０の主面
部の素子領域には、リソグラフィ、イオン注入、エッチ
ング等の技術を用いて所要の内部素子を形成し、これら
の素子からなる内部素子領域１１を形成している。そし
て、その上には絶縁膜と、所要のパターンに形成した導
電膜とを積層した多層配線層１２を形成し、前記内部素
子領域１１の各素子を相互に電気接続し、所望の半導体
集積回路を構成している。そして、この多層配線層１２
の最上層にはアルミニウム膜をパターン形成して端子配
線層１３を形成している。
【００１０】この端子配線層１３は、前記第１の入出力
端子２に相当する部分と、第２の入力出力端子３に相当
する部分と、これら第１及び第２の入出力端子２，３を
相互に電気接続する接続部４とを一体に形成してその平
面形状が、いわゆるドッグボーンに近い形状に形成す
る。そして、この端子配線層１３上にカバー絶縁膜１４
を形成し、かつこのカバー絶縁膜１４には前記第１及び
第２の入出力端子に相当する部分にそれぞれ窓１４ａ，
１４ｂを開設する。この開設された窓１４ａにより、露
呈された端子配線層１３の一部で前記第１の入出力端子
２が形成される。また、開設された窓１４ｂにより露呈
された端子配線層１３の他の部分を含む領域に選択的に
チタン・タングステン膜１５と金膜１６とを積層形成す
ることにより前記第２の入出力端子３が形成される。な
お、この第２の入出力端子３の製造に際しては、カバー
絶縁膜１４に窓１４ｂを開設した後に、チタン・タング
ステン膜１５と金膜１６とをカバー絶縁膜１３の上面に
形成し、その後にフォトレジスト等をマスクにして選択
エッチングすることにより形成することが可能である。
端子２に相当する部分と、第２の入力出力端子３に相当
する部分と、これら第１及び第２の入出力端子２，３を
相互に電気接続する接続部４とを一体に形成してその平
面形状が、いわゆるドッグボーンに近い形状に形成す
る。そして、この端子配線層１３上にカバー絶縁膜１４
を形成し、かつこのカバー絶縁膜１４には前記第１及び
第２の入出力端子に相当する部分にそれぞれ窓１４ａ，
１４ｂを開設する。この開設された窓１４ａにより、露
呈された端子配線層１３の一部で前記第１の入出力端子
２が形成される。また、開設された窓１４ｂにより露呈
された端子配線層１３の他の部分を含む領域に選択的に
チタン・タングステン膜１５と金膜１６とを積層形成す
ることにより前記第２の入出力端子３が形成される。な
お、この第２の入出力端子３の製造に際しては、カバー
絶縁膜１４に窓１４ｂを開設した後に、チタン・タング
ステン膜１５と金膜１６とをカバー絶縁膜１３の上面に
形成し、その後にフォトレジスト等をマスクにして選択
エッチングすることにより形成することが可能である。
【００１１】また、このとき、第１の入出力端子２は半
導体チップ１の周縁に沿って１列に配列するが、端子配
線層１３の接続部４の長さを長、短、長の周期で繰り返
すように設定することで、内側に配列される１つの第２
の入出力端子３に対して、これを挟むように外側に２つ
の第１の入出力端子２が配列される構成とすることがで
きる。そして、第１の入出力端子２は、端子寸法を５０
μｍ□とし、ピッチ寸法を６０〜７０μｍとする。一
方、第２の入出力端子３は端子寸法をこれよりも大きな
１５０μｍ□とし、かつそのピッチ寸法２００〜５００
０μｍ程度に大きくする。
導体チップ１の周縁に沿って１列に配列するが、端子配
線層１３の接続部４の長さを長、短、長の周期で繰り返
すように設定することで、内側に配列される１つの第２
の入出力端子３に対して、これを挟むように外側に２つ
の第１の入出力端子２が配列される構成とすることがで
きる。そして、第１の入出力端子２は、端子寸法を５０
μｍ□とし、ピッチ寸法を６０〜７０μｍとする。一
方、第２の入出力端子３は端子寸法をこれよりも大きな
１５０μｍ□とし、かつそのピッチ寸法２００〜５００
０μｍ程度に大きくする。
【００１２】この構成の半導体集積回路装置によれば、
半導体チップ１に対して金属線をボンディングする際に
は、第２の入出力端子３に対して行う。この場合、第２
の入出力端子３の端子寸法が十分に大きくされているた
め、ボンディング時において所要の位置精度を確保する
ことが容易となり、高い信頼性の金属線ボンディングが
実現できる。また、第２の入出力端子３のピッチ寸法が
大きくされているため、隣接位置にボンディングされた
金属線が相互に接触して短絡されることを抑制すること
が可能となる。
半導体チップ１に対して金属線をボンディングする際に
は、第２の入出力端子３に対して行う。この場合、第２
の入出力端子３の端子寸法が十分に大きくされているた
め、ボンディング時において所要の位置精度を確保する
ことが容易となり、高い信頼性の金属線ボンディングが
実現できる。また、第２の入出力端子３のピッチ寸法が
大きくされているため、隣接位置にボンディングされた
金属線が相互に接触して短絡されることを抑制すること
が可能となる。
【００１３】一方、半導体チップの電気的検査において
は、周辺部に配列した第１の入出力端子２を利用する。
この第１の入出力端子２は端子寸法とピッチ寸法が小さ
くされているが、検査装置のプローブをそれぞれの端子
に接触させるのには十分であり、必要とされる検査を行
う際の障害になることはない。むしろ、第１の入出力端
子２が半導体チップの周辺に沿って１列に配列されてい
ることで、従来から提供されているプローブ配置の検査
装置をそのまま使用することが可能となり、特殊な検査
装置を必要とせず、その高価格化が回避できる。
は、周辺部に配列した第１の入出力端子２を利用する。
この第１の入出力端子２は端子寸法とピッチ寸法が小さ
くされているが、検査装置のプローブをそれぞれの端子
に接触させるのには十分であり、必要とされる検査を行
う際の障害になることはない。むしろ、第１の入出力端
子２が半導体チップの周辺に沿って１列に配列されてい
ることで、従来から提供されているプローブ配置の検査
装置をそのまま使用することが可能となり、特殊な検査
装置を必要とせず、その高価格化が回避できる。
【００１４】なお、第２の入出力端子３はその表面にバ
リアメタルとしてのチタン・タングステン膜１５を介し
て金膜１６が形成されているので、アルミニウムや金等
からなる金属線に対して良好なボンディングを実現する
ことができる。その一方で、第１の入出力端子２は端子
配線層１３のみで構成されているため、構造の簡易化を
図り、かつ省資源の上でも有利となる。
リアメタルとしてのチタン・タングステン膜１５を介し
て金膜１６が形成されているので、アルミニウムや金等
からなる金属線に対して良好なボンディングを実現する
ことができる。その一方で、第１の入出力端子２は端子
配線層１３のみで構成されているため、構造の簡易化を
図り、かつ省資源の上でも有利となる。
【００１５】図３は本発明の他の実施例を示す図であ
り、前記実施例の図２（ｂ）に相当する断面図である。
この実施例では、第２の入出力端子３の表面の金膜１６
上に半田バンプ１７を形成したものであり、金属線を用
いることなく半導体チップの実装やパッケージを行う場
合、例えば半導体チップをＴＡＢテープを用いて実装す
る場合、或いはリードフレームに直接搭載する場合等に
有効である。なお、図４に示すように、第１の入出力端
子２にもチタン・タングステン膜１５と金膜１６との積
層膜を形成してもよい。この場合には、第１の入出力端
子２を検査用にのみ使用するのではなく、一部の第１の
入出力端子２に対して金属線をボンディングして電気接
続に利用することも可能である。
り、前記実施例の図２（ｂ）に相当する断面図である。
この実施例では、第２の入出力端子３の表面の金膜１６
上に半田バンプ１７を形成したものであり、金属線を用
いることなく半導体チップの実装やパッケージを行う場
合、例えば半導体チップをＴＡＢテープを用いて実装す
る場合、或いはリードフレームに直接搭載する場合等に
有効である。なお、図４に示すように、第１の入出力端
子２にもチタン・タングステン膜１５と金膜１６との積
層膜を形成してもよい。この場合には、第１の入出力端
子２を検査用にのみ使用するのではなく、一部の第１の
入出力端子２に対して金属線をボンディングして電気接
続に利用することも可能である。
【００１６】ここで、前記した実施例は本発明の一例を
示したものに過ぎず、特に第２の入出力端子の配列は任
意であり、例えば第２の入出力端子は図６に示した従来
構成のように半導体チップの全面にマトリクスに近い形
で配列することも可能である。なお、端子配線層はアル
ミニウム合金で形成してもよく、またバリアメタルは窒
化チタンやその他の金属を用いることが可能である。
示したものに過ぎず、特に第２の入出力端子の配列は任
意であり、例えば第２の入出力端子は図６に示した従来
構成のように半導体チップの全面にマトリクスに近い形
で配列することも可能である。なお、端子配線層はアル
ミニウム合金で形成してもよく、またバリアメタルは窒
化チタンやその他の金属を用いることが可能である。
【００１７】
【発明の効果】以上説明したように本発明は、微小端子
寸法の第１の入出力端子を半導体チップの周辺部に微小
ピッチ寸法で１列に配列し、その内側領域に端子寸法の
大きな第２の入出力端子を大きなピッチ寸法で配列し、
かつ第１の入出力端子と第２の入出力端子を相互に電気
接続しているのて、第２の入出力端子に対して金属線の
ボンディングを行うことにより、位置精度を確保して高
信頼性のボンディングが実現でき、かつ金属線の相互短
絡が防止される。また、第１の入出力端子に対して検査
装置のプローブを当接して検査を行うことにより、既存
の検査装置の使用が可能になり、検査の容易化を実現す
る。これにより、半導体集積回路装置の多ピン化が実現
できる。また、第１の入出力端子と第２の入出力端子の
表面部の材質を異なる構成とし、第１の入出力端子をア
ルミニウムまたはアルミニウム合金で構成し、第２の入
出力端子をアルミニウム又はアルミニウム合金の上にチ
タン等のバリアメタル膜を形成し、かつその上に金膜を
形成することで、第２の入出力端子に対する金属線のボ
ンディングを良好に行うことができる一方で、省資源或
いは構造の簡略化の点で有利になる。
寸法の第１の入出力端子を半導体チップの周辺部に微小
ピッチ寸法で１列に配列し、その内側領域に端子寸法の
大きな第２の入出力端子を大きなピッチ寸法で配列し、
かつ第１の入出力端子と第２の入出力端子を相互に電気
接続しているのて、第２の入出力端子に対して金属線の
ボンディングを行うことにより、位置精度を確保して高
信頼性のボンディングが実現でき、かつ金属線の相互短
絡が防止される。また、第１の入出力端子に対して検査
装置のプローブを当接して検査を行うことにより、既存
の検査装置の使用が可能になり、検査の容易化を実現す
る。これにより、半導体集積回路装置の多ピン化が実現
できる。また、第１の入出力端子と第２の入出力端子の
表面部の材質を異なる構成とし、第１の入出力端子をア
ルミニウムまたはアルミニウム合金で構成し、第２の入
出力端子をアルミニウム又はアルミニウム合金の上にチ
タン等のバリアメタル膜を形成し、かつその上に金膜を
形成することで、第２の入出力端子に対する金属線のボ
ンディングを良好に行うことができる一方で、省資源或
いは構造の簡略化の点で有利になる。
【図１】本発明の半導体集積回路装置の一実施例の全体
構成を概略図示した平面図である。
構成を概略図示した平面図である。
【図２】図１のＡ部を拡大した図であり、（ａ）はその
拡大平面図、（ｂ）はそのＢ−Ｂ線拡大断面図である。
拡大平面図、（ｂ）はそのＢ−Ｂ線拡大断面図である。
【図３】本発明の他の実施例の図２（ｂ）に相当する断
面図である。
面図である。
【図４】本発明の更に他の実施例の図２（ｂ）に相当す
る断面図である。
る断面図である。
【図５】従来の半導体集積回路装置の半導体チップの概
略平面図である。
略平面図である。
【図６】従来の他の半導体集積回路装置の半導体チップ
の概略平面図である。
の概略平面図である。
１ 半導体チップ ２ 第１の入出力端子 ３ 第２の入出力端子 ４ 接続部 １０ シリコン基板 １２ 多層配線層 １３ 端子配線層 １４ カバー膜 １５ チタン・タングステン膜 １６ 金膜 １７ 半田バンプ
Claims (5)
- 【請求項１】 半導体集積回路を形成した半導体チップ
の周辺部に微小ピッチ寸法で配列された微小端子寸法の
複数の第１の入出力端子と、この第１の入出力端子より
も内側の領域に前記第１の入出力端子の端子寸法および
ピッチ寸法よりも大きな端子寸法およびピッチ寸法で配
列され、かつそれぞれが前記第１の入出力端子に個々に
電気接続された複数の第２の入出力端子とを備えること
を特徴とする半導体集積回路装置。 - 【請求項２】 第１の入出力端子の少なくとも一部と、
第２の入出力端子の少なくとも一部と、これらの入出力
端子を相互に電気接続する接続部とを一つの導電膜で一
体に形成してなる請求項１の半導体集積回路装置。 - 【請求項３】 第１の入出力端子と第２の入出力端子の
表面部の材質が異なる請求項１または２の半導体集積回
路装置。 - 【請求項４】 第１の入出力端子はアルミニウムまたは
アルミニウム合金で構成され、第２の入出力端子は金／
チタン・タングステンまたは窒化チタン／アルミニウム
またはアルミニウム合金の積層構造で構成される請求項
３の半導体集積回路装置。 - 【請求項５】 第２の入出力端子は表面部上に半田のバ
ンプが形成されてなる請求項４の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5290063A JPH07122604A (ja) | 1993-10-26 | 1993-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5290063A JPH07122604A (ja) | 1993-10-26 | 1993-10-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122604A true JPH07122604A (ja) | 1995-05-12 |
Family
ID=17751313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5290063A Pending JPH07122604A (ja) | 1993-10-26 | 1993-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JPH07122604A (ja) |
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