JPH04122119A - Ｍｏｓ系パワートランジスタの駆動回路 - Google Patents
Ｍｏｓ系パワートランジスタの駆動回路Info
- Publication number
- JPH04122119A JPH04122119A JP2245012A JP24501290A JPH04122119A JP H04122119 A JPH04122119 A JP H04122119A JP 2245012 A JP2245012 A JP 2245012A JP 24501290 A JP24501290 A JP 24501290A JP H04122119 A JPH04122119 A JP H04122119A
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- JP
- Japan
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- gate
- power transistor
- circuit
- short
- drive circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、短絡保護が可能なＭＯＳ系パワートランジ
スタの駆動回路に関するものである。
スタの駆動回路に関するものである。
第２図に従来のＭＯＳ系パワートランジスタの駆動回路
を示す。この図において、１はＭＯＳ系パワートランジ
スタ、２は駆動回路、３は短絡電流を検出する短絡保護
回路、４はゲート抵抗型、５は電流検出器、８は入力端
子、１０はＮＯＲ回路である。
を示す。この図において、１はＭＯＳ系パワートランジ
スタ、２は駆動回路、３は短絡電流を検出する短絡保護
回路、４はゲート抵抗型、５は電流検出器、８は入力端
子、１０はＮＯＲ回路である。
次に、動作について説明する。
ＭＯＳ系パワートランジスタ１をオンさせる時は、まず
、入力端子８に“Ｌ Ｉ＋の信号を入力する。
、入力端子８に“Ｌ Ｉ＋の信号を入力する。
この“Ｌ″の信号はＮＯＲ回路１ｏにより反転されて“
Ｈ”となり、駆動回路２に入力される。駆動回路２は、
入力された“Ｈ”の信号により、その出力電圧を駆動回
路２の電源電圧付近まで上昇させる。この電圧によりＭ
ＯＳ系パワートランジスタ１のゲートはゲート抵抗Ｎ４
を介して充電され、ＭＯＳ系パワートランジスタ１がオ
ンする。
Ｈ”となり、駆動回路２に入力される。駆動回路２は、
入力された“Ｈ”の信号により、その出力電圧を駆動回
路２の電源電圧付近まで上昇させる。この電圧によりＭ
ＯＳ系パワートランジスタ１のゲートはゲート抵抗Ｎ４
を介して充電され、ＭＯＳ系パワートランジスタ１がオ
ンする。
ＭＯＳ系パワー１−ラノジスタ１をオフさせる時には、
入力端子８に“Ｈ”の信号を入力する。これにより駆動
回路２の出力電圧はＯｖまで下がり、ＭＯＳ系パワート
ラノジスタ１のゲー）・はゲート抵抗器４を介して放電
され、ＭＯ５系パワートランジスタ１はオフする。
入力端子８に“Ｈ”の信号を入力する。これにより駆動
回路２の出力電圧はＯｖまで下がり、ＭＯＳ系パワート
ラノジスタ１のゲー）・はゲート抵抗器４を介して放電
され、ＭＯ５系パワートランジスタ１はオフする。
このように、ＭＯＳ系パワートランジスタ１をオン、オ
フするには、ＭＯＳ系パワートランジスタ１のゲートを
ゲート抵抗器４を介して充放電すればよく、ＭＯＳ系パ
ワー１−ランジスタ１のスイッチングを速くするにはゲ
ート抵抗器４の抵抗値を小さくすることによってゲート
の充放電時間を短くすることにより可能である。
フするには、ＭＯＳ系パワートランジスタ１のゲートを
ゲート抵抗器４を介して充放電すればよく、ＭＯＳ系パ
ワー１−ランジスタ１のスイッチングを速くするにはゲ
ート抵抗器４の抵抗値を小さくすることによってゲート
の充放電時間を短くすることにより可能である。
次に、短絡保護について説明する。
ＭＯＳ系パワー）・ランジスタ１に何らかの原因で短絡
電流が流れたとき、その短絡電流は短絡保護回路３て検
出され、これによりＮＯＲ回路１０に“ＨＩ＋の信号が
入力される。ＮＯＲ回路１０に“Ｈ′の信号が入力され
ると、駆動回路２には“Ｌ”の信号が入力される乙とに
なり、駆動回路２ａの出力電圧はＯｖまて下がり、ＭＯ
Ｓ系パワ１−ランジスタ１のゲー１−はゲートＭ抗Ｗ４
を介して放電され、ＭＯＳ系パワートランじスタ１がオ
フする。
電流が流れたとき、その短絡電流は短絡保護回路３て検
出され、これによりＮＯＲ回路１０に“ＨＩ＋の信号が
入力される。ＮＯＲ回路１０に“Ｈ′の信号が入力され
ると、駆動回路２には“Ｌ”の信号が入力される乙とに
なり、駆動回路２ａの出力電圧はＯｖまて下がり、ＭＯ
Ｓ系パワ１−ランジスタ１のゲー１−はゲートＭ抗Ｗ４
を介して放電され、ＭＯＳ系パワートランじスタ１がオ
フする。
上記のような従来のＭＯＳ系パワートランジスタの駆動
回路では、ゲート抵抗器４の抵抗値がＭＯＳ系パワート
ランジスタ１に流れる最大電流と、母線配線のインダク
タンス成分より決められているが、これは以下に述べる
理由による。
回路では、ゲート抵抗器４の抵抗値がＭＯＳ系パワート
ランジスタ１に流れる最大電流と、母線配線のインダク
タンス成分より決められているが、これは以下に述べる
理由による。
一般に、ＭＯＳ系パワートランジスタ１をオフ。
オフすると、母線に流れる電流が急激に変化し、母線配
線のインダクタンス成分によってサージ電圧が発生する
。このサージ電圧はＭＯＳ系パワトランジスタ１をオフ
するときは電＃電圧に重畳されてＭＯＳ系パワートラン
ジスタ１の母線端子間にかかるため、このサージ電圧を
ＭＯＳ系パワートランジスタ１の耐圧以下にする必要が
ある。
線のインダクタンス成分によってサージ電圧が発生する
。このサージ電圧はＭＯＳ系パワトランジスタ１をオフ
するときは電＃電圧に重畳されてＭＯＳ系パワートラン
ジスタ１の母線端子間にかかるため、このサージ電圧を
ＭＯＳ系パワートランジスタ１の耐圧以下にする必要が
ある。
それにはＭＯＳ系パワートランジスタ１のオン。
オフ時の時間当たりの電流の変化（ｄｉ／ｄｔ）を小さ
くすると良く、そのためにゲート抵抗器４の抵抗値を大
きくしてＭＯＳ系パワートランジスタ１の充放電時間を
長くすることによってｄｉ／ｄｔを小さくしていた。
くすると良く、そのためにゲート抵抗器４の抵抗値を大
きくしてＭＯＳ系パワートランジスタ１の充放電時間を
長くすることによってｄｉ／ｄｔを小さくしていた。
しかし、このように、短絡電流といった通常電流よりは
るかに大きい電流によってゲート抵抗器４の抵抗値を決
めていたのでは、ＭＯＳ系パワトランジスタ１をオン、
オフするスイッチングスピードが遅くなってしまうとい
う問題があった。
るかに大きい電流によってゲート抵抗器４の抵抗値を決
めていたのでは、ＭＯＳ系パワトランジスタ１をオン、
オフするスイッチングスピードが遅くなってしまうとい
う問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、通常時のスイッチングスピードを速くでき
るとともに、短絡保護時のサージ電圧を小さくできるＭ
ＯＳ系パワートランジスタの駆動回路を得ることを目的
とする。
れたもので、通常時のスイッチングスピードを速くでき
るとともに、短絡保護時のサージ電圧を小さくできるＭ
ＯＳ系パワートランジスタの駆動回路を得ることを目的
とする。
この発明に係るＭＯ５系パワートランジスタの駆動回路
は、ディスエーブル入力を備え、このディスエーブル入
力に特定の信号が入力された時に出力が高インピーダン
ス状態になる駆動回路と、この駆動回路の出力に第１の
ゲート抵抗器を介してゲートが接続されたＭＯＳ系パワ
ートランジスタと、このＭＯＳ系パワー１〜ラノジスタ
のゲートに第２のゲート抵抗器を介して接続されたゲー
ト放電用１−ランジスタと、ＭＯＳ系パワートランジス
タに流れる電流を検出する電流検出器と、この電流検出
器の出力から短絡保護レベル以上の電流が流れたことを
検出した場合に、その出力により駆動＠路の出力を高イ
ンピーダンス状態にするとともに、ゲート放電用トラン
ジスタを導通状態にする短絡保護回路とで構成したもの
である。
は、ディスエーブル入力を備え、このディスエーブル入
力に特定の信号が入力された時に出力が高インピーダン
ス状態になる駆動回路と、この駆動回路の出力に第１の
ゲート抵抗器を介してゲートが接続されたＭＯＳ系パワ
ートランジスタと、このＭＯＳ系パワー１〜ラノジスタ
のゲートに第２のゲート抵抗器を介して接続されたゲー
ト放電用１−ランジスタと、ＭＯＳ系パワートランジス
タに流れる電流を検出する電流検出器と、この電流検出
器の出力から短絡保護レベル以上の電流が流れたことを
検出した場合に、その出力により駆動＠路の出力を高イ
ンピーダンス状態にするとともに、ゲート放電用トラン
ジスタを導通状態にする短絡保護回路とで構成したもの
である。
この発明においては、短絡保護回路によって短絡保護レ
ベル以上の電流がＭＯＳ系パワートランジスタに流れた
ことが検出されると、その出力により駆動回路の出力が
高インピーダンス状態にされるとともに、ゲート放電用
トランジスタが導通状態とされ、ゲートが放電されてＭ
ＯＳ系パワートランジスタがオフされる。
ベル以上の電流がＭＯＳ系パワートランジスタに流れた
ことが検出されると、その出力により駆動回路の出力が
高インピーダンス状態にされるとともに、ゲート放電用
トランジスタが導通状態とされ、ゲートが放電されてＭ
ＯＳ系パワートランジスタがオフされる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明のバワートラルスタの駆動回路の一実
施例を示す構成図である。この図において、第２図と同
一符号は同一のものを示し、２はＩＨＩＩ、ｌ“Ｈ″、
“Ｚ″ （高インピーダンス）の３つの状態を出力でき
るディスエーブル人力２ａの付いた駆動回路、６は短絡
保護動作時に用いる第２の抵抗器としてのゲート抵抗器
、７は短絡保護動作時に用いるゲート放電用トランジス
タ、９はインバータである。
施例を示す構成図である。この図において、第２図と同
一符号は同一のものを示し、２はＩＨＩＩ、ｌ“Ｈ″、
“Ｚ″ （高インピーダンス）の３つの状態を出力でき
るディスエーブル人力２ａの付いた駆動回路、６は短絡
保護動作時に用いる第２の抵抗器としてのゲート抵抗器
、７は短絡保護動作時に用いるゲート放電用トランジス
タ、９はインバータである。
次に、動作について説明する。
駆動＠路２のディスエーブル人力２ａにＩｔ Ｌ”の信
号を入力すると、駆動回路２はバッファとして働き、駆
動回路２の入力が“Ｈ”のときは“Ｈ″を出力し、入力
が“Ｌ”のときは“Ｌ”を出力する。
号を入力すると、駆動回路２はバッファとして働き、駆
動回路２の入力が“Ｈ”のときは“Ｈ″を出力し、入力
が“Ｌ”のときは“Ｌ”を出力する。
しかし、駆動回路２のディスエーブル人力２ａにＨ″の
信号を入力すると、駆動回路２の出力は駆動回路２の入
力にかかわらず、高インピーダンス状態“Ｚ″が出力さ
れる。
信号を入力すると、駆動回路２の出力は駆動回路２の入
力にかかわらず、高インピーダンス状態“Ｚ″が出力さ
れる。
ＭＯＳ系バワートランジスク１をオンさせる時は、駆動
回路２のディスエーブフＬ人力２ａに“Ｌの信号を入力
した状態で入力端子８にＬ”の信号を入力する。この信
号はインバータ９で反転されて駆動回路２に入力され、
駆動回路２は“ＨＩＩを出力する。これによりＭＯＳ系
パワー）・ラノジスタ１のゲートは第１の抵抗器として
のデー１−抵抗器４を介して充電され、ＭＯＳ系パワー
１−ラノジスタ１がオンする。
回路２のディスエーブフＬ人力２ａに“Ｌの信号を入力
した状態で入力端子８にＬ”の信号を入力する。この信
号はインバータ９で反転されて駆動回路２に入力され、
駆動回路２は“ＨＩＩを出力する。これによりＭＯＳ系
パワー）・ラノジスタ１のゲートは第１の抵抗器として
のデー１−抵抗器４を介して充電され、ＭＯＳ系パワー
１−ラノジスタ１がオンする。
ＭＯ５系パワートランジスタ１をオフさせる時には、入
力端子８に“ＨＩＩの信号を入力する。この４Ｍ号はイ
ンバータ９で反転されて駆動回路２に入力され、駆動回
路２は“Ｌ”を出力する。これによりＭＯＳ系パワート
ランジスタ１のゲートはゲート抵抗器４を介して放電さ
れ、ＭＯＳ系パワートランジスタ１がオフする。
力端子８に“ＨＩＩの信号を入力する。この４Ｍ号はイ
ンバータ９で反転されて駆動回路２に入力され、駆動回
路２は“Ｌ”を出力する。これによりＭＯＳ系パワート
ランジスタ１のゲートはゲート抵抗器４を介して放電さ
れ、ＭＯＳ系パワートランジスタ１がオフする。
そして、ＭＯＳ系パワートランジスタ１に短絡保護レベ
ル以上の電流が流れた場合には、短絡保護回路３がこれ
を電流検出器５によって検出して“Ｈ″の信号を出力し
、駆動回路２の出力を高インピーダンス状態“Ｚ″にす
ると同時に、ゲート放電用ｌ−ラノジスタ７をオンして
、ＭＯＳ系パワトランジスタ１のゲートをゲート抵抗器
６を介して放電させ、ＭＯＳ系パワー１−ランジスタ１
をオフとする。
ル以上の電流が流れた場合には、短絡保護回路３がこれ
を電流検出器５によって検出して“Ｈ″の信号を出力し
、駆動回路２の出力を高インピーダンス状態“Ｚ″にす
ると同時に、ゲート放電用ｌ−ラノジスタ７をオンして
、ＭＯＳ系パワトランジスタ１のゲートをゲート抵抗器
６を介して放電させ、ＭＯＳ系パワー１−ランジスタ１
をオフとする。
すなわち、この発明においては、短絡保護時の放電に用
いられるゲート抵抗器６の抵抗値が、短絡保護を行う電
流と母線配線に含まれるインダクタンス成分から、放電
時の電流の変化ｄｉ／ｄｔが小さくなるように決められ
ることになるが、通常動作時の充放電に用いられるゲー
ト抵抗器４の抵抗値は通常電流と母線配線に含まれるイ
ンダクタンス成分から決めることができ、ＭＯ５系パワ
ートランジスタ１の通常時のスイッチングスピードがゲ
ート抵抗器４の抵抗値によって制限されにくくなり、ス
イッチング特性の向上が図れる。
いられるゲート抵抗器６の抵抗値が、短絡保護を行う電
流と母線配線に含まれるインダクタンス成分から、放電
時の電流の変化ｄｉ／ｄｔが小さくなるように決められ
ることになるが、通常動作時の充放電に用いられるゲー
ト抵抗器４の抵抗値は通常電流と母線配線に含まれるイ
ンダクタンス成分から決めることができ、ＭＯ５系パワ
ートランジスタ１の通常時のスイッチングスピードがゲ
ート抵抗器４の抵抗値によって制限されにくくなり、ス
イッチング特性の向上が図れる。
以上説明したように、この発明は、ディスニブル入力を
備え、このディスエーブル入力に特定の信号が入力され
た時に出力が高インピーダンス状態になる駆動回路と、
この駆動回路の出力に第１のゲート抵抗器を介してゲー
■・が接続されたＭＯＳ系パワー１−ランノスタと、こ
のＭＯＳ系パワトランジスタのゲートに第２のゲート抵
抗藷を介して接続されたゲート放電用トランジスタと、
ＭＯＳ系パワートランジスクに流れる電流を検出する電
流検出器と、この電流検出器の出力から短絡保護レベル
以上の電流が流れたことを検出した場合に、その出力に
より駆動回路の出力を高インピーダンス状態にするとと
もに、ゲート放電用トランジスタを導通状態にする短絡
保護回路とで構成したので、短絡保護時の放電に用いら
れる第２の抵抗器の抵抗値のみを大きくして、短絡保護
に伴うゲート放電時の電流の変化を小さくすることがで
き、サージ電圧を発生させることなく、スイッチングス
ピードを高速化できるという効果がある。
備え、このディスエーブル入力に特定の信号が入力され
た時に出力が高インピーダンス状態になる駆動回路と、
この駆動回路の出力に第１のゲート抵抗器を介してゲー
■・が接続されたＭＯＳ系パワー１−ランノスタと、こ
のＭＯＳ系パワトランジスタのゲートに第２のゲート抵
抗藷を介して接続されたゲート放電用トランジスタと、
ＭＯＳ系パワートランジスクに流れる電流を検出する電
流検出器と、この電流検出器の出力から短絡保護レベル
以上の電流が流れたことを検出した場合に、その出力に
より駆動回路の出力を高インピーダンス状態にするとと
もに、ゲート放電用トランジスタを導通状態にする短絡
保護回路とで構成したので、短絡保護時の放電に用いら
れる第２の抵抗器の抵抗値のみを大きくして、短絡保護
に伴うゲート放電時の電流の変化を小さくすることがで
き、サージ電圧を発生させることなく、スイッチングス
ピードを高速化できるという効果がある。
第１図はこの発明のＭＯＳ系パワー１−ランジスタの駆
動回路の一実施例を示す構成図、第２図は従来のＭＯＳ
系パワートランジスタの駆動回路を示す構成図である。 図において、１はＭＯＳ系パワー１−ランンスタ、２は
駆動回路、３は短絡保護回路、４，６はゲート抵抗器、
５は電流検出器、７はゲート放電用トランジスタ、８は
入力端子、９はインバータである。 なお、各図中の同一符号は同一または相当部分を示す。
動回路の一実施例を示す構成図、第２図は従来のＭＯＳ
系パワートランジスタの駆動回路を示す構成図である。 図において、１はＭＯＳ系パワー１−ランンスタ、２は
駆動回路、３は短絡保護回路、４，６はゲート抵抗器、
５は電流検出器、７はゲート放電用トランジスタ、８は
入力端子、９はインバータである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- ディスエーブル入力を備え、このディスエーブル入力に
特定の信号が入力された時に出力が高インピーダンス状
態になる駆動回路と、この駆動回路の出力に第１のゲー
ト抵抗器を介してゲートが接続されたＭＯＳ系パワート
ランジスタと、このＭＯＳ系パワートランジスタのゲー
トに第２のゲート抵抗器を介して接続されたゲート放電
用トランジスタと、前記ＭＯＳ系パワートランジスタに
流れる電流を検出する電流検出器と、この電流検出器の
出力から短絡保護レベル以上の電流が流れたことを検出
した場合に、その出力により前記駆動回路の出力を高イ
ンピーダンス状態にするとともに、前記ゲート放電用ト
ランジスタを導通状態にする短絡保護回路とで構成した
ことを特徴とするＭＯＳ系パワートランジスタの駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245012A JPH04122119A (ja) | 1990-09-13 | 1990-09-13 | Ｍｏｓ系パワートランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245012A JPH04122119A (ja) | 1990-09-13 | 1990-09-13 | Ｍｏｓ系パワートランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122119A true JPH04122119A (ja) | 1992-04-22 |
Family
ID=17127265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245012A Pending JPH04122119A (ja) | 1990-09-13 | 1990-09-13 | Ｍｏｓ系パワートランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732578B1 (ko) * | 2004-07-13 | 2007-06-27 | 산요덴키가부시키가이샤 | 출력 회로 |
-
1990
- 1990-09-13 JP JP2245012A patent/JPH04122119A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732578B1 (ko) * | 2004-07-13 | 2007-06-27 | 산요덴키가부시키가이샤 | 출력 회로 |
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