JPH10209848A - Ｉｃチップの出力回路 - Google Patents
Ｉｃチップの出力回路Info
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- JPH10209848A JPH10209848A JP9350485A JP35048597A JPH10209848A JP H10209848 A JPH10209848 A JP H10209848A JP 9350485 A JP9350485 A JP 9350485A JP 35048597 A JP35048597 A JP 35048597A JP H10209848 A JPH10209848 A JP H10209848A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】外部にバッファーを連結したり、又は、出力回
路を交換せずに、出力回路の駆動出力電流値を制御信号
を用いてチップ自体が調節し得るようにした出力回路を
提供しようとするものである。 【解決手段】制御信号ＣＳがローレベルになると、出力
はトリステートになり、制御信号ＣＳがハイレベルにな
るとインバータとして動作するトリステートインバータ
ＴＩＮ１を、インバータＩＮ２の出力に並列接続して出
力回路が構成されている。
路を交換せずに、出力回路の駆動出力電流値を制御信号
を用いてチップ自体が調節し得るようにした出力回路を
提供しようとするものである。 【解決手段】制御信号ＣＳがローレベルになると、出力
はトリステートになり、制御信号ＣＳがハイレベルにな
るとインバータとして動作するトリステートインバータ
ＴＩＮ１を、インバータＩＮ２の出力に並列接続して出
力回路が構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣチップ（chi
p）の出力回路に係るもので、詳しくは、ＩＣチップを
設計するとき、出力回路の駆動出力電流値をチップ自体
が制御信号を用いて調節し得るようにしたＩＣチップの
出力回路に関する。
p）の出力回路に係るもので、詳しくは、ＩＣチップを
設計するとき、出力回路の駆動出力電流値をチップ自体
が制御信号を用いて調節し得るようにしたＩＣチップの
出力回路に関する。
【０００２】
【従来の技術】従来のＩＣチップの出力回路の一例にお
いては、図３に示したように、入力データＤinを反転す
るインバータＩＮ１と、電源電圧ＶCCの印加する電源端
子と接地電圧ＶSSの接地端子間に直列接続され、前記イ
ンバータＩＮ１の出力がゲートに共通入力するＰＭＯＳ
トランジスタＰ１及びＮＭＯＳトランジスタＮ１を備え
たＣＭＯＳ構成のインバータＩＮ２と、から構成されて
いた。
いては、図３に示したように、入力データＤinを反転す
るインバータＩＮ１と、電源電圧ＶCCの印加する電源端
子と接地電圧ＶSSの接地端子間に直列接続され、前記イ
ンバータＩＮ１の出力がゲートに共通入力するＰＭＯＳ
トランジスタＰ１及びＮＭＯＳトランジスタＮ１を備え
たＣＭＯＳ構成のインバータＩＮ２と、から構成されて
いた。
【０００３】また、従来の出力回路の他の例としては、
図４に示したように、図３と同様に構成されるが、ＣＭ
ＯＳ構成のインバータＩＮ３のＰＭＯＳトランジスタＰ
２及びＮＭＯＳトランジスタＮ２のサイズが、図３のＰ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１
と異なっている。即ち、図３及び図４の各トランジスタ
の長さ（length）は、０．８μｍで同様であるが、幅
（width)は図４のインバータＩＮ３の各トランジスタＰ
２、Ｎ２がそれぞれ２ａ、２ｂであるのに対し、図３の
インバータＩＮ２の各トランジスタＰ１、Ｎ１はａ、ｂ
で、図４の方が図３の２倍のサイズになっている。
図４に示したように、図３と同様に構成されるが、ＣＭ
ＯＳ構成のインバータＩＮ３のＰＭＯＳトランジスタＰ
２及びＮＭＯＳトランジスタＮ２のサイズが、図３のＰ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１
と異なっている。即ち、図３及び図４の各トランジスタ
の長さ（length）は、０．８μｍで同様であるが、幅
（width)は図４のインバータＩＮ３の各トランジスタＰ
２、Ｎ２がそれぞれ２ａ、２ｂであるのに対し、図３の
インバータＩＮ２の各トランジスタＰ１、Ｎ１はａ、ｂ
で、図４の方が図３の２倍のサイズになっている。
【０００４】このように構成された従来の出力回路の動
作及び作用について、図面を用いて説明する。尚、図３
と図４の両出力回路はその動作及び作用は同様であるの
で、ここでは図３の出力回路についてのみ説明し、図４
の出力回路についてその説明は省略する。図３におい
て、入力データＤinがハイレベルになると、インバータ
ＩＮ１の出力はローレベルになり、該インバータＩＮ１
の出力によりインバータＩＮ２のＰＭＯＳトランジスタ
Ｐ１がターンオンされ、ＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１の中間点から出力端子を経てハ
イレベルの出力データＤoutが出力される。
作及び作用について、図面を用いて説明する。尚、図３
と図４の両出力回路はその動作及び作用は同様であるの
で、ここでは図３の出力回路についてのみ説明し、図４
の出力回路についてその説明は省略する。図３におい
て、入力データＤinがハイレベルになると、インバータ
ＩＮ１の出力はローレベルになり、該インバータＩＮ１
の出力によりインバータＩＮ２のＰＭＯＳトランジスタ
Ｐ１がターンオンされ、ＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１の中間点から出力端子を経てハ
イレベルの出力データＤoutが出力される。
【０００５】一方、入力データＤinがローレベルになる
と、インバータＩＮ１の出力はハイレベルになり、前記
インバータＩＮ２のＮＭＯＳトランジスタＮ１がターン
オンされるため、ＰＭＯＳトランジスタＰ１とＮＭＯＳ
トランジスタＮ１の中間点から出力端子を経てローレベ
ルの出力データＤout が出力される。ところで、出力回
路は、トランジスタのサイズにより駆動出力電流値が決
定され、チップを設計するとき、この出力回路に連結す
る外部負荷のアプリケーションに適合させるべく駆動出
力電流値を選択しなければならい。即ち、出力回路に連
結する負荷が大きい場合は、駆動出力電流値の大きい出
力回路を選択し、出力回路に連結する負荷が小さい場合
は、駆動出力電流値の小さい出力回路を選択する。
と、インバータＩＮ１の出力はハイレベルになり、前記
インバータＩＮ２のＮＭＯＳトランジスタＮ１がターン
オンされるため、ＰＭＯＳトランジスタＰ１とＮＭＯＳ
トランジスタＮ１の中間点から出力端子を経てローレベ
ルの出力データＤout が出力される。ところで、出力回
路は、トランジスタのサイズにより駆動出力電流値が決
定され、チップを設計するとき、この出力回路に連結す
る外部負荷のアプリケーションに適合させるべく駆動出
力電流値を選択しなければならい。即ち、出力回路に連
結する負荷が大きい場合は、駆動出力電流値の大きい出
力回路を選択し、出力回路に連結する負荷が小さい場合
は、駆動出力電流値の小さい出力回路を選択する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
出力回路においては、チップを設計するとき、出力回路
の駆動出力電流値が決定され調節ができないため、負荷
の大きさが異なる外部負荷に適用しようとした場合、出
力回路の駆動出力電流値とその外部負荷のロード値とが
適合しないと、外部負荷の駆動時間が長くなったり、又
は、出力回路のレベル遷移時のピーク電流値が大きくな
る憂いがあった。
出力回路においては、チップを設計するとき、出力回路
の駆動出力電流値が決定され調節ができないため、負荷
の大きさが異なる外部負荷に適用しようとした場合、出
力回路の駆動出力電流値とその外部負荷のロード値とが
適合しないと、外部負荷の駆動時間が長くなったり、又
は、出力回路のレベル遷移時のピーク電流値が大きくな
る憂いがあった。
【０００７】即ち、出力回路の駆動出力電流値が外部負
荷のロード値より小さい場合は、外部負荷の電圧レベル
が変化するまでに長い時間がかかるので、遷移時間を減
少するため、出力回路の外部にバッファーを備えるか、
又は、チップ内部の出力回路を駆動出力電流値の大きい
出力回路に交換しなければならないという不都合な点が
あった。
荷のロード値より小さい場合は、外部負荷の電圧レベル
が変化するまでに長い時間がかかるので、遷移時間を減
少するため、出力回路の外部にバッファーを備えるか、
又は、チップ内部の出力回路を駆動出力電流値の大きい
出力回路に交換しなければならないという不都合な点が
あった。
【０００８】また、出力回路の駆動出力電流値が外部負
荷のロード値よりも大きい場合には、出力回路のレベル
が遷移するときピーク電流値が増加して、グラウンドバ
ウンシング（Ground bouncing)が発生し、入力又は出力
グラウンドレベルが不安定になって、前記出力回路の駆
動限界電圧が変化し、チップの誤動作が発生するという
不都合な点があった。
荷のロード値よりも大きい場合には、出力回路のレベル
が遷移するときピーク電流値が増加して、グラウンドバ
ウンシング（Ground bouncing)が発生し、入力又は出力
グラウンドレベルが不安定になって、前記出力回路の駆
動限界電圧が変化し、チップの誤動作が発生するという
不都合な点があった。
【０００９】そこで、本発明の目的は、出力回路に連結
する外部負荷のロード値が変化しても、外部にバッファ
ーを連結したり、又は、出力回路を交換する必要がない
ように、駆動出力電流値をチップ内の回路自体が調節し
得るようにしたＩＣチップの出力回路を提供しようとす
るものである。
する外部負荷のロード値が変化しても、外部にバッファ
ーを連結したり、又は、出力回路を交換する必要がない
ように、駆動出力電流値をチップ内の回路自体が調節し
得るようにしたＩＣチップの出力回路を提供しようとす
るものである。
【００１０】
【課題を解決するための手段】このため、請求項１に記
載の本発明に係るＩＣチップの出力回路では、電源端子
と接地端子間に直列接続され、第１インバータを介して
印加される入力データに基づいて互いに相補の関係でオ
ン／オフする第１ＰＭＯＳトランジスタ及び第１ＮＭＯ
Ｓトランジスタを備え、該第１ＰＭＯＳトランジスタと
第１ＮＭＯＳトランジスタの中間点が出力端子に接続
し、該出力端子から前記入力データに対応した出力デー
タを発生する構成のＩＣチップの出力回路であって、制
御信号の入力レベルに応じて、出力がトリステート状態
となる出力形態と入力する前記入力データに対応する出
力データを発生する出力形態とを有し、その出力端が前
記第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジス
タの中間点と並列に前記出力端子に接続し、該出力端子
の出力状態を前記制御信号に応じて調整可能なトリステ
ートインバータを設けて構成した。
載の本発明に係るＩＣチップの出力回路では、電源端子
と接地端子間に直列接続され、第１インバータを介して
印加される入力データに基づいて互いに相補の関係でオ
ン／オフする第１ＰＭＯＳトランジスタ及び第１ＮＭＯ
Ｓトランジスタを備え、該第１ＰＭＯＳトランジスタと
第１ＮＭＯＳトランジスタの中間点が出力端子に接続
し、該出力端子から前記入力データに対応した出力デー
タを発生する構成のＩＣチップの出力回路であって、制
御信号の入力レベルに応じて、出力がトリステート状態
となる出力形態と入力する前記入力データに対応する出
力データを発生する出力形態とを有し、その出力端が前
記第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジス
タの中間点と並列に前記出力端子に接続し、該出力端子
の出力状態を前記制御信号に応じて調整可能なトリステ
ートインバータを設けて構成した。
【００１１】かかる構成では、制御信号のレベルに応じ
て、トリステートインバータがトリステート状態の出力
形態となった時には、第１ＰＭＯＳトランジスタ又は第
１ＮＭＯＳトランジスタのサイズに依存した駆動出力電
流値が得られる。また、トリステートインバータが入力
データに対応する出力データを発生する出力形態となっ
た時には、第１ＰＭＯＳトランジスタ又は第１ＮＭＯＳ
トランジスタのサイズとトリステートインバータ内のト
ランジスタのサイズとにより駆動出力電流値が決定され
るようになる。
て、トリステートインバータがトリステート状態の出力
形態となった時には、第１ＰＭＯＳトランジスタ又は第
１ＮＭＯＳトランジスタのサイズに依存した駆動出力電
流値が得られる。また、トリステートインバータが入力
データに対応する出力データを発生する出力形態となっ
た時には、第１ＰＭＯＳトランジスタ又は第１ＮＭＯＳ
トランジスタのサイズとトリステートインバータ内のト
ランジスタのサイズとにより駆動出力電流値が決定され
るようになる。
【００１２】具体的には、請求項２に記載の発明のよう
に、前記トリステートインバータは、制御信号がローレ
ベルになるとトリステート状態の出力形態となり、制御
信号がハイレベルになるとインバータとして動作する。
請求項２に記載のトリステートインバータの具体的な構
成としては、請求項３に記載のように、電源端子と接地
端子間に順次直列接続された第２、第３ＰＭＯＳトラン
ジスタ及び第２、第３ＮＭＯＳトランジスタと、第２イ
ンバータとから構成され、前記第２ＰＭＯＳトランジス
タのゲートに前記第２インバータを介して前記制御信号
が印加され、前記第３ＮＭＯＳトランジスタのゲートに
前記制御信号が直接印加され、前記第３ＰＭＯＳトラン
ジスタ及び第２ＮＭＯＳトランジスタの各ゲートに、前
記第１インバータを介した前記入力データが印加され、
前記第３ＰＭＯＳトランジスタと第２ＮＭＯＳトランジ
スタの中間点から出力を発生する構成とする。
に、前記トリステートインバータは、制御信号がローレ
ベルになるとトリステート状態の出力形態となり、制御
信号がハイレベルになるとインバータとして動作する。
請求項２に記載のトリステートインバータの具体的な構
成としては、請求項３に記載のように、電源端子と接地
端子間に順次直列接続された第２、第３ＰＭＯＳトラン
ジスタ及び第２、第３ＮＭＯＳトランジスタと、第２イ
ンバータとから構成され、前記第２ＰＭＯＳトランジス
タのゲートに前記第２インバータを介して前記制御信号
が印加され、前記第３ＮＭＯＳトランジスタのゲートに
前記制御信号が直接印加され、前記第３ＰＭＯＳトラン
ジスタ及び第２ＮＭＯＳトランジスタの各ゲートに、前
記第１インバータを介した前記入力データが印加され、
前記第３ＰＭＯＳトランジスタと第２ＮＭＯＳトランジ
スタの中間点から出力を発生する構成とする。
【００１３】また、請求項４に記載のように、電源端子
と接地端子間に直列接続される第４ＰＭＯＳトランジス
タ及び第４ＮＭＯＳトランジスタと、前記入力データと
制御信号を否定論理積演算するＮＡＮＤゲートと、前記
第１インバータの出力信号と前記制御信号を論理積演算
するＡＮＤゲートとを備え、前記第４ＰＭＯＳトランジ
スタのゲートに前記ＮＡＮＤゲートの出力を印加し、前
記第４ＮＭＯＳトランジスタのゲートに前記ＡＮＤゲー
トの出力を印加する構成であってもよい。
と接地端子間に直列接続される第４ＰＭＯＳトランジス
タ及び第４ＮＭＯＳトランジスタと、前記入力データと
制御信号を否定論理積演算するＮＡＮＤゲートと、前記
第１インバータの出力信号と前記制御信号を論理積演算
するＡＮＤゲートとを備え、前記第４ＰＭＯＳトランジ
スタのゲートに前記ＮＡＮＤゲートの出力を印加し、前
記第４ＮＭＯＳトランジスタのゲートに前記ＡＮＤゲー
トの出力を印加する構成であってもよい。
【００１４】
【発明の実施の形態】以下、本発明に係る実施の形態に
ついて図面を用いて説明する。図１に本発明の第１実施
形態を示す。尚、従来と同一部分には同一の符号を付
す。図１において、本実施形態の出力回路は、従来と同
様に入力データＤinを反転する第１インバータＩＮ１
と、電源電圧ＶCCの印加する電源端子と接地電圧ＶSSの
接地端子間に直列接続され前記インバータＩＮ１の出力
がゲートに共通に印加される第１ＰＭＯＳトランジスタ
Ｐ１及び第１ＮＭＯＳトランジスタＮ１からなるインバ
ータＩＮ２を備える。更に、電源電圧ＶCCの印加する電
源端子と接地電圧ＶSSの接地端子間に直列接続された第
２及び第３のＰＭＯＳトランジスタＰ３、Ｐ４と第２及
び第３のＮＭＯＳトランジスタＮ３、Ｎ４と、第２イン
バータＩＮ４とを備えたトリステートインバータＴＩＮ
１とを備えて構成されている。
ついて図面を用いて説明する。図１に本発明の第１実施
形態を示す。尚、従来と同一部分には同一の符号を付
す。図１において、本実施形態の出力回路は、従来と同
様に入力データＤinを反転する第１インバータＩＮ１
と、電源電圧ＶCCの印加する電源端子と接地電圧ＶSSの
接地端子間に直列接続され前記インバータＩＮ１の出力
がゲートに共通に印加される第１ＰＭＯＳトランジスタ
Ｐ１及び第１ＮＭＯＳトランジスタＮ１からなるインバ
ータＩＮ２を備える。更に、電源電圧ＶCCの印加する電
源端子と接地電圧ＶSSの接地端子間に直列接続された第
２及び第３のＰＭＯＳトランジスタＰ３、Ｐ４と第２及
び第３のＮＭＯＳトランジスタＮ３、Ｎ４と、第２イン
バータＩＮ４とを備えたトリステートインバータＴＩＮ
１とを備えて構成されている。
【００１５】そして、前記トリステートインバータＴＩ
Ｎ１では、前記ＰＭＯＳトランジスタＰ３のゲートには
制御信号ＣＳがインバータＩＮ４を介して入力され、Ｎ
ＭＯＳトランジスタＮ４のゲートには制御信号ＣＳが直
接入力される。前記ＰＭＯＳトランジスタＰ４及びＮＭ
ＯＳトランジスタＮ３のゲートには、入力データＤinが
インバータＩＮ１を介して入力され、前記ＰＭＯＳトラ
ンジスタＰ４とＮＭＯＳトランジスタＮ３の中間点の出
力端は、前記ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１の中間点に接続する出力回路の出力端子に
共通に接続される。
Ｎ１では、前記ＰＭＯＳトランジスタＰ３のゲートには
制御信号ＣＳがインバータＩＮ４を介して入力され、Ｎ
ＭＯＳトランジスタＮ４のゲートには制御信号ＣＳが直
接入力される。前記ＰＭＯＳトランジスタＰ４及びＮＭ
ＯＳトランジスタＮ３のゲートには、入力データＤinが
インバータＩＮ１を介して入力され、前記ＰＭＯＳトラ
ンジスタＰ４とＮＭＯＳトランジスタＮ３の中間点の出
力端は、前記ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１の中間点に接続する出力回路の出力端子に
共通に接続される。
【００１６】そして、前記トリステートインバータＴＩ
Ｎ１は、制御信号ＣＳがローレベルになると、出力形態
はトリステート（tri-state)状態になり、制御信号ＣＳ
がハイレベルになると、入力データＤinに応じて出力デ
ータＯout を出力するようインバータとして動作するよ
うになっている。ここで、インバータＩＮ２のＰＭＯＳ
トランジスタＰ１及びＮＭＯＳトランジスタＮ１のサイ
ズは、それぞれ長さが０．８μｍで幅がａであり、トリ
ステートインバータＴＩＮ１の各ＰＭＯＳトランジスタ
Ｐ３，Ｐ４とＮＭＯＳトランジスタＮ３，Ｎ４のサイズ
は、それぞれ長さが０．８μｍで幅がｃ，ｄである。
Ｎ１は、制御信号ＣＳがローレベルになると、出力形態
はトリステート（tri-state)状態になり、制御信号ＣＳ
がハイレベルになると、入力データＤinに応じて出力デ
ータＯout を出力するようインバータとして動作するよ
うになっている。ここで、インバータＩＮ２のＰＭＯＳ
トランジスタＰ１及びＮＭＯＳトランジスタＮ１のサイ
ズは、それぞれ長さが０．８μｍで幅がａであり、トリ
ステートインバータＴＩＮ１の各ＰＭＯＳトランジスタ
Ｐ３，Ｐ４とＮＭＯＳトランジスタＮ３，Ｎ４のサイズ
は、それぞれ長さが０．８μｍで幅がｃ，ｄである。
【００１７】このように構成された、本発明に係る第１
実施形態の動作について、図面を用いて説明すると次の
ようである。先ず、入力データＤinがハイレベルにな
り、制御信号ＣＳがローレベルになると、トリステート
インバータＴＩＮ１の出力はトリステート状態になる。
インバータＩＮ１から出力したローレベルの信号により
ＰＭＯＳトランジスタＰ１がターンオンされ、インバー
タＩＮ２の出力データＤout はハイレベルになる。従っ
て、本実施形態の出力回路の駆動出力電流値は、インバ
ータＩＮ２のＰＭＯＳトランジスタＰ１のサイズ（ａ／
０．８μｍ）により決定される。
実施形態の動作について、図面を用いて説明すると次の
ようである。先ず、入力データＤinがハイレベルにな
り、制御信号ＣＳがローレベルになると、トリステート
インバータＴＩＮ１の出力はトリステート状態になる。
インバータＩＮ１から出力したローレベルの信号により
ＰＭＯＳトランジスタＰ１がターンオンされ、インバー
タＩＮ２の出力データＤout はハイレベルになる。従っ
て、本実施形態の出力回路の駆動出力電流値は、インバ
ータＩＮ２のＰＭＯＳトランジスタＰ１のサイズ（ａ／
０．８μｍ）により決定される。
【００１８】また、入力データＤin及び制御信号ＣＳが
ハイレベルであると、トリステートインバータＴＩＮ１
のＰＭＯＳトランジスタＰ３、Ｐ４はターンオンされ、
ＮＭＯＳトランジスタＮ３、Ｎ４はターンオフされる。
従って、インバータＩＮ２及びトリライステートインバ
ータＴＩＮ１から、ハイレベルの出力データＤout が発
生する。これにより、出力回路の駆動出力電流値は、イ
ンバータＩＮ２のＰＭＯＳトランジスタＰ１のサイズ及
びトリステートインバータＴＩＮ１のＰＭＯＳトランジ
スタＰ３、Ｐ４のサイズにより決定される。
ハイレベルであると、トリステートインバータＴＩＮ１
のＰＭＯＳトランジスタＰ３、Ｐ４はターンオンされ、
ＮＭＯＳトランジスタＮ３、Ｎ４はターンオフされる。
従って、インバータＩＮ２及びトリライステートインバ
ータＴＩＮ１から、ハイレベルの出力データＤout が発
生する。これにより、出力回路の駆動出力電流値は、イ
ンバータＩＮ２のＰＭＯＳトランジスタＰ１のサイズ及
びトリステートインバータＴＩＮ１のＰＭＯＳトランジ
スタＰ３、Ｐ４のサイズにより決定される。
【００１９】このとき、トリステートインバータＴＩＮ
１の駆動出力電流は、直列接続された２つのＰＭＯＳト
ランジスタＰ３、Ｐ４のサイズにより決定され、駆動出
力電流値は、トランジスタの幅に比例し長さに反比例す
るので、この場合、長さが０．８μｍで幅がｃの１つの
ＰＭＯＳトランジスタの駆動出力電流値と同様になる。
１の駆動出力電流は、直列接続された２つのＰＭＯＳト
ランジスタＰ３、Ｐ４のサイズにより決定され、駆動出
力電流値は、トランジスタの幅に比例し長さに反比例す
るので、この場合、長さが０．８μｍで幅がｃの１つの
ＰＭＯＳトランジスタの駆動出力電流値と同様になる。
【００２０】そして、インバータＩＮ２のＰＭＯＳトラ
ンジスタＰ１とトリステートインバータＴＩＮ１のＰＭ
ＯＳトランジスタＰ３、Ｐ４とは並列接続されている。
このため、ａ＝ｃとすれば、結局、駆動出力電流は幅２
ｃで長さ０．８μｍである１つのＰＭＯＳトランジスタ
の駆動出力電流値と同様になって、駆動出力電流は２倍
になる。
ンジスタＰ１とトリステートインバータＴＩＮ１のＰＭ
ＯＳトランジスタＰ３、Ｐ４とは並列接続されている。
このため、ａ＝ｃとすれば、結局、駆動出力電流は幅２
ｃで長さ０．８μｍである１つのＰＭＯＳトランジスタ
の駆動出力電流値と同様になって、駆動出力電流は２倍
になる。
【００２１】一方、入力データＤin及び制御信号ＣＳが
ローレベルになると、トリステートインバータＴＩＮ１
の出力はトリステート状態になり、インバータＩＮ２の
出力はローレベルになるため、出力端子を経てローレベ
ルの出力データＤout が出力される。このとき、駆動出
力電流は、インバータＩＮ２のＮＭＯＳトランジスタＮ
１のサイズ（幅ｂ、長さ０．８μｍ）により決定され
る。
ローレベルになると、トリステートインバータＴＩＮ１
の出力はトリステート状態になり、インバータＩＮ２の
出力はローレベルになるため、出力端子を経てローレベ
ルの出力データＤout が出力される。このとき、駆動出
力電流は、インバータＩＮ２のＮＭＯＳトランジスタＮ
１のサイズ（幅ｂ、長さ０．８μｍ）により決定され
る。
【００２２】又、入力データＤinがローレベル、制御信
号ＣＳがハイレベルになると、前記インバータＩＮ２の
出力はローレベルになり、前記トリステートインバータ
ＴＩＮ１のＰＭＯＳトランジスタＰ３、Ｐ４は夫々ター
ンオフされ、ＮＭＯＳトランジスタＮ３、Ｎ４は夫々タ
ーンオンされ、インバータＩＮ２及びトリステートイン
バータＴＩＮ１はローレベルの出力データＤout を出力
する。従って、駆動出力電流は前記インバータＩＮ２の
ＮＭＯＳトランジスタＮ１及びトリステートインバータ
ＴＩＮ１のＮＭＯＳトランジスタＮ３、Ｎ４のサイズに
より決定される。
号ＣＳがハイレベルになると、前記インバータＩＮ２の
出力はローレベルになり、前記トリステートインバータ
ＴＩＮ１のＰＭＯＳトランジスタＰ３、Ｐ４は夫々ター
ンオフされ、ＮＭＯＳトランジスタＮ３、Ｎ４は夫々タ
ーンオンされ、インバータＩＮ２及びトリステートイン
バータＴＩＮ１はローレベルの出力データＤout を出力
する。従って、駆動出力電流は前記インバータＩＮ２の
ＮＭＯＳトランジスタＮ１及びトリステートインバータ
ＴＩＮ１のＮＭＯＳトランジスタＮ３、Ｎ４のサイズに
より決定される。
【００２３】この場合、前記トリステートインバータＴ
ＩＮ１の駆動出力電流値は直列接続された２つのＮＭＯ
ＳトランジスタＮ３、Ｎ４により決定され、サイズが幅
ｄ、長さ０．８μｍである１つのＮＭＯＳトランジスタ
の駆動出力電流値と同様になる。そして、前記インバー
タＩＮ２のＮＭＯＳトランジスタＮ１及びトリステート
インバータＴＩＮ１のＮＭＯＳトランジスタＮ３、Ｎ４
は、並列に接続されているため、前述と同様に、ｂ＝ｄ
とすれば、結局、駆動出力電流はサイズが幅２ｄ、長さ
０．８μｍである１つのＮＭＯＳトランジスタの駆動出
力電流値と同様になり、駆動出力電流は２倍になる。
ＩＮ１の駆動出力電流値は直列接続された２つのＮＭＯ
ＳトランジスタＮ３、Ｎ４により決定され、サイズが幅
ｄ、長さ０．８μｍである１つのＮＭＯＳトランジスタ
の駆動出力電流値と同様になる。そして、前記インバー
タＩＮ２のＮＭＯＳトランジスタＮ１及びトリステート
インバータＴＩＮ１のＮＭＯＳトランジスタＮ３、Ｎ４
は、並列に接続されているため、前述と同様に、ｂ＝ｄ
とすれば、結局、駆動出力電流はサイズが幅２ｄ、長さ
０．８μｍである１つのＮＭＯＳトランジスタの駆動出
力電流値と同様になり、駆動出力電流は２倍になる。
【００２４】従って、本実施形態の出力回路において
は、トリステートインバータＴＩＮ１の制御信号ＣＳを
ローレベルにすれば、インバータＩＮ２のみによって駆
動出力電流が決定され、制御信号ＣＳをハイレベルとす
るれば、インバータＩＮ２とトリステートインバータＴ
ＩＮ１の相互作用によって駆動出力電流が決定されこの
時愚答出力電流を２倍にできる。このように、本実施形
態の出力回路では、制御信号ＣＳにより駆動出力電流値
を変化させることができ、外部負荷の大きさが変化して
も駆動出力電流値をチップ内で調節することで、同一の
出力回路でも負荷値の異なる外部負荷に適合させること
が可能である。
は、トリステートインバータＴＩＮ１の制御信号ＣＳを
ローレベルにすれば、インバータＩＮ２のみによって駆
動出力電流が決定され、制御信号ＣＳをハイレベルとす
るれば、インバータＩＮ２とトリステートインバータＴ
ＩＮ１の相互作用によって駆動出力電流が決定されこの
時愚答出力電流を２倍にできる。このように、本実施形
態の出力回路では、制御信号ＣＳにより駆動出力電流値
を変化させることができ、外部負荷の大きさが変化して
も駆動出力電流値をチップ内で調節することで、同一の
出力回路でも負荷値の異なる外部負荷に適合させること
が可能である。
【００２５】次に、本発明の第２実施形態を図２に示し
説明する。図２において、本実施形態の出力回路は、第
１実施形態とトリステートインバータの構成が異なるだ
けである。第２実施形態のトリステートインバータＴＩ
Ｎ２は、入力データＤinと制御信号ＣＳとを否定論理積
演算するＮＡＮＤゲートＮＡ１と、インバータＩＮ１の
出力信号と制御信号ＣＳとを論理積演算するＡＮＤゲー
トＡＮ１と、電源端子ＶCCと接地端子ＶSS間に直列接続
された第４ＰＭＯＳトランジスタＰ５及び第４ＮＭＯＳ
トランジスタＮ５と、から構成されている。
説明する。図２において、本実施形態の出力回路は、第
１実施形態とトリステートインバータの構成が異なるだ
けである。第２実施形態のトリステートインバータＴＩ
Ｎ２は、入力データＤinと制御信号ＣＳとを否定論理積
演算するＮＡＮＤゲートＮＡ１と、インバータＩＮ１の
出力信号と制御信号ＣＳとを論理積演算するＡＮＤゲー
トＡＮ１と、電源端子ＶCCと接地端子ＶSS間に直列接続
された第４ＰＭＯＳトランジスタＰ５及び第４ＮＭＯＳ
トランジスタＮ５と、から構成されている。
【００２６】そして、前記ＮＡＮＤゲートＮＡ１の出力
はＰＭＯＳトランジスタＰ５のゲートに入力し、ＡＮＤ
ゲートＡＮ１の出力はＮＭＯＳトランジスタＮ５のゲー
トに入力する。前記ＰＭＯＳトランジスタＰ５のサイズ
は、長さが０．８μｍで幅がｃであり、ＮＭＯＳトラン
ジスタＮ５のサイズは、長さが０．８μｍで幅がｄであ
る。
はＰＭＯＳトランジスタＰ５のゲートに入力し、ＡＮＤ
ゲートＡＮ１の出力はＮＭＯＳトランジスタＮ５のゲー
トに入力する。前記ＰＭＯＳトランジスタＰ５のサイズ
は、長さが０．８μｍで幅がｃであり、ＮＭＯＳトラン
ジスタＮ５のサイズは、長さが０．８μｍで幅がｄであ
る。
【００２７】次に動作を説明する。尚、インバータＩＮ
２の動作は第１実施形態と同様であるので、ここではト
リステートインバータＴＩＮ２の動作についてのみ説明
する。制御信号ＣＳがローレベルの時、入力データＤin
に関係なく、ＮＡＮＤゲートＮＡ１とＡＮＤゲートＡＮ
１の出力はそれぞれハイレベルとローレベルに固定さ
れ、トリステートインバータＴＩＮ２の出力はトリステ
ート状態となる。従って、制御信号ＣＳがローレベルで
あれば、出力回路の駆動出力電流は、インバータＩＮ２
のみに依存する。そして、入力データＤinがハイレベル
の時はＰＭＯＳトランジスタＰ１のサイズにより、又、
入力データＤinがローレベルの時はＮＭＯＳトランジス
タＮ１のサイズにより、出力回路の駆動出力電流がそれ
ぞれ決定される。
２の動作は第１実施形態と同様であるので、ここではト
リステートインバータＴＩＮ２の動作についてのみ説明
する。制御信号ＣＳがローレベルの時、入力データＤin
に関係なく、ＮＡＮＤゲートＮＡ１とＡＮＤゲートＡＮ
１の出力はそれぞれハイレベルとローレベルに固定さ
れ、トリステートインバータＴＩＮ２の出力はトリステ
ート状態となる。従って、制御信号ＣＳがローレベルで
あれば、出力回路の駆動出力電流は、インバータＩＮ２
のみに依存する。そして、入力データＤinがハイレベル
の時はＰＭＯＳトランジスタＰ１のサイズにより、又、
入力データＤinがローレベルの時はＮＭＯＳトランジス
タＮ１のサイズにより、出力回路の駆動出力電流がそれ
ぞれ決定される。
【００２８】一方、制御信号ＣＳがハイレベルの時、入
力データＤinがハイレベルであれば、ＮＡＮＤゲートＮ
Ａ１の出力がローレベルとなりＰＭＯＳトランジスタＰ
５ターンオンし、入力データＤinがローレベルであれ
ば、ＡＮＤゲートＡＮ１の出力がハイレベルとなりＮＭ
ＯＳトランジスタＮ５ターンオンする。このように、制
御信号ＣＳがハイレベルの場合は、入力データＤinのレ
ベルに応じてトリステートインバータＴＩＮ２の出力レ
ベルが変化するので、出力回路の駆動出力電流は、イン
バータＩＮ２とトリステートインバータＴＩＮ２に依存
する。そして、入力データＤinがハイレベルの時は、Ｐ
ＭＯＳトランジスタＰ１とＰ５のサイズにより決定さ
れ、ａ＝ｃとすれば、駆動出力電流は前述のように２倍
になる。また、入力データＤinがローレベルの時は、Ｎ
ＭＯＳトランジスタＮ１とＮ５のサイズにより決定さ
れ、ｂ＝ｄとすれば、駆動出力電流は前述のように２倍
になる。従って、第２実施形態の出力回路も第１実施形
態と同様の作用効果を有する。
力データＤinがハイレベルであれば、ＮＡＮＤゲートＮ
Ａ１の出力がローレベルとなりＰＭＯＳトランジスタＰ
５ターンオンし、入力データＤinがローレベルであれ
ば、ＡＮＤゲートＡＮ１の出力がハイレベルとなりＮＭ
ＯＳトランジスタＮ５ターンオンする。このように、制
御信号ＣＳがハイレベルの場合は、入力データＤinのレ
ベルに応じてトリステートインバータＴＩＮ２の出力レ
ベルが変化するので、出力回路の駆動出力電流は、イン
バータＩＮ２とトリステートインバータＴＩＮ２に依存
する。そして、入力データＤinがハイレベルの時は、Ｐ
ＭＯＳトランジスタＰ１とＰ５のサイズにより決定さ
れ、ａ＝ｃとすれば、駆動出力電流は前述のように２倍
になる。また、入力データＤinがローレベルの時は、Ｎ
ＭＯＳトランジスタＮ１とＮ５のサイズにより決定さ
れ、ｂ＝ｄとすれば、駆動出力電流は前述のように２倍
になる。従って、第２実施形態の出力回路も第１実施形
態と同様の作用効果を有する。
【００２９】
【発明の効果】以上、説明したように請求項１〜４に記
載の本発明に係る出力回路によれば、トリステートイン
バータが制御信号ＣＳにより駆動出力電流値を可変する
ようになっているため、外部負荷の大きさが変化しても
出力回路の外部にバッファーを連結する必要もなく、ま
た、出力回路を交換せずに、電流値をチップ自体が調節
し、出力回路の駆動出力性能と外部負荷の大きさの不一
致により発生するチップの誤動作を防止し得るという効
果がある。
載の本発明に係る出力回路によれば、トリステートイン
バータが制御信号ＣＳにより駆動出力電流値を可変する
ようになっているため、外部負荷の大きさが変化しても
出力回路の外部にバッファーを連結する必要もなく、ま
た、出力回路を交換せずに、電流値をチップ自体が調節
し、出力回路の駆動出力性能と外部負荷の大きさの不一
致により発生するチップの誤動作を防止し得るという効
果がある。
【図１】本発明に係るＩＣチップの出力回路の第１実施
形態を示した回路図である。
形態を示した回路図である。
【図２】本発明に係るＩＣチップの出力回路の第２実施
形態を示した回路図である。
形態を示した回路図である。
【図３】従来の出力回路の一例を示した回路図である。
【図４】従来の出力回路の他の例を示した回路図であ
る。
る。
Ｐ１〜Ｐ５ ＰＭＯＳトランジスタ Ｎ１〜Ｎ５ ＮＭＯＳトランジスタ ＩＮ１、ＩＮ２、ＩＮ４ インバータ ＴＩＮ１、ＴＩＮ２ トリステートインバータ ＮＡ1 ＮＡＮＤゲート ＡＮ１ ＡＮＤゲート Ｄin 入力データ Ｄout 出力データ ＣＳ 制御信号
Claims (4)
- 【請求項１】電源端子と接地端子間に直列接続され、第
１インバータを介して印加される入力データに基づいて
互いに相補の関係でオン／オフする第１ＰＭＯＳトラン
ジスタ及び第１ＮＭＯＳトランジスタを備え、該第１Ｐ
ＭＯＳトランジスタと第１ＮＭＯＳトランジスタの中間
点が出力端子に接続し、該出力端子から前記入力データ
に対応した出力データを発生する構成のＩＣチップの出
力回路であって、 制御信号の入力レベルに応じて、出力がトリステート状
態となる出力形態と入力する前記入力データに対応する
出力データを発生する出力形態とを有し、その出力端が
前記第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジ
スタの中間点と並列に前記出力端子に接続し、該出力端
子の出力状態を前記制御信号に応じて調整可能なトリス
テートインバータを設けて構成されたことを特徴とする
ＩＣチップの出力回路。 - 【請求項２】前記トリステートインバータは、制御信号
がローレベルになるとトリステート状態の出力形態とな
り、制御信号がハイレベルになるとインバータとして動
作することを特徴とする請求項１記載のＩＣチップの出
力回路。 - 【請求項３】前記トリステートインバータは、電源端子
と接地端子間に順次直列接続された第２、第３ＰＭＯＳ
トランジスタ及び第２、第３ＮＭＯＳトランジスタと、
第２インバータとから構成され、前記第２ＰＭＯＳトラ
ンジスタのゲートに前記第２インバータを介して前記制
御信号が印加され、前記第３ＮＭＯＳトランジスタのゲ
ートに前記制御信号が直接印加され、前記第３ＰＭＯＳ
トランジスタ及び第２ＮＭＯＳトランジスタの各ゲート
に、前記第１インバータを介した前記入力データが印加
され、前記第３ＰＭＯＳトランジスタと第２ＮＭＯＳト
ランジスタの中間点から出力を発生する構成である請求
項２記載のＩＣチップの出力回路。 - 【請求項４】前記トリステートインバータは、電源端子
と接地端子間に直列接続される第４ＰＭＯＳトランジス
タ及び第４ＮＭＯＳトランジスタと、前記入力データと
制御信号を否定論理積演算するＮＡＮＤゲートと、前記
第１インバータの出力信号と前記制御信号を論理積演算
するＡＮＤゲートとを備え、前記第４ＰＭＯＳトランジ
スタのゲートに前記ＮＡＮＤゲートの出力を印加し、前
記第４ＮＭＯＳトランジスタのゲートに前記ＡＮＤゲー
トの出力を印加する構成である請求項２記載のＩＣチッ
プの出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR77509/1996 | 1996-12-30 | ||
| KR1019960077509A KR19980058197A (ko) | 1996-12-30 | 1996-12-30 | 제어신호를 이용한 출력패드 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209848A true JPH10209848A (ja) | 1998-08-07 |
Family
ID=19492547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350485A Pending JPH10209848A (ja) | 1996-12-30 | 1997-12-19 | Ｉｃチップの出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6043683A (ja) |
| JP (1) | JPH10209848A (ja) |
| KR (1) | KR19980058197A (ja) |
| DE (1) | DE19718767A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724237B2 (en) | 2001-09-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity |
| JP2004213888A (ja) * | 2004-03-02 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7518231B2 (en) | 2005-08-15 | 2009-04-14 | Infineon Technologies Ag | Differential chip performance within a multi-chip package |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512401B2 (en) * | 1999-09-10 | 2003-01-28 | Intel Corporation | Output buffer for high and low voltage bus |
| KR100685612B1 (ko) * | 1999-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 어드레스 버퍼회로 |
| CA2348799A1 (fr) * | 2001-05-22 | 2002-11-22 | Marcel Blais | Appareil d'essai de composants electroniques |
| US6831487B2 (en) * | 2003-03-20 | 2004-12-14 | Sun Microsystems, Inc. | Pattern based dynamic drive current balancing for data transmission |
| US7812639B2 (en) * | 2007-12-31 | 2010-10-12 | Sandisk Corporation | Extending drive capability in integrated circuits utilizing programmable-voltage output circuits |
| US20140077857A1 (en) * | 2012-09-14 | 2014-03-20 | John W. Poulton | Configurable delay circuit |
| CN106505990B (zh) * | 2015-09-08 | 2021-12-03 | 恩智浦美国有限公司 | 具有可选滞后和速度的输入缓冲器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123827A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体集積回路における出力回路 |
| JPH02132917A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | バスドライバー集積回路 |
| US5039874A (en) * | 1990-03-15 | 1991-08-13 | Hewlett-Packard Company | Method and apparatus for driving an integrated-circuit output pad |
| JPH04160920A (ja) * | 1990-10-25 | 1992-06-04 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| US5677639A (en) * | 1994-12-08 | 1997-10-14 | Seagate Technology, Inc. | Autonomous selection of output buffer characteristics as determined by load matching |
| US5621335A (en) * | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
-
1996
- 1996-12-30 KR KR1019960077509A patent/KR19980058197A/ko not_active Ceased
-
1997
- 1997-05-06 DE DE19718767A patent/DE19718767A1/de not_active Withdrawn
- 1997-09-17 US US08/931,883 patent/US6043683A/en not_active Expired - Lifetime
- 1997-12-19 JP JP9350485A patent/JPH10209848A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724237B2 (en) | 2001-09-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity |
| JP2004213888A (ja) * | 2004-03-02 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7518231B2 (en) | 2005-08-15 | 2009-04-14 | Infineon Technologies Ag | Differential chip performance within a multi-chip package |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19718767A1 (de) | 1998-07-02 |
| KR19980058197A (ko) | 1998-09-25 |
| US6043683A (en) | 2000-03-28 |
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