JPH04122930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04122930A JPH04122930A JP2243192A JP24319290A JPH04122930A JP H04122930 A JPH04122930 A JP H04122930A JP 2243192 A JP2243192 A JP 2243192A JP 24319290 A JP24319290 A JP 24319290A JP H04122930 A JPH04122930 A JP H04122930A
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- Japan
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- film
- resist
- resist film
- light
- etched
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- Pending
Links
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Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
表面にマスクとなるレジスト膜をバターニングしてから
、エツチングするリソグラフィー技術に関するものであ
る。
表面にマスクとなるレジスト膜をバターニングしてから
、エツチングするリソグラフィー技術に関するものであ
る。
従来のリソグラフィー技術について、第３図（ａ）〜（
Ｃ）を参照して説明する。
Ｃ）を参照して説明する。
はじめに第３図（ａ）に示すように、半導体基板１の表
面の被エツチング膜８の上にレジスト膜４を回転塗布す
る。
面の被エツチング膜８の上にレジスト膜４を回転塗布す
る。
つぎに単一波長光により選択的に露光して露光領域７を
形成する。
形成する。
つぎに第３図（ｂ）に示すように、現像により露光領域
７を選択的に除去する。
７を選択的に除去する。
つぎに第３図（Ｃ）に示すように、レジスト膜４をマス
クとして被エツチング膜８をエツチングする。
クとして被エツチング膜８をエツチングする。
このあと有機溶剤などを用いてレジスト膜４を除去する
。
。
従来のリソグラフィー技術において、半導体基板上のレ
ジスト膜および被エツチング膜の構成によっては、半導
体基板とレジスト膜との界面における反射光が直接光と
干渉して、光の強度が弱められることがある。
ジスト膜および被エツチング膜の構成によっては、半導
体基板とレジスト膜との界面における反射光が直接光と
干渉して、光の強度が弱められることがある。
このためレジストの断面形状が半導体基板表面で「すそ
」を引くようになり、残渣が生じ易くなるという問題が
あった。
」を引くようになり、残渣が生じ易くなるという問題が
あった。
本発明の半導体装置の製造方法は、半導体基板上に薄膜
を形成する工程と、その上にレジスト膜を形成する工程
と、レジスト膜をパターニングする工程と、レジスト膜
をマスクとしてエツチングを行なってから、レジスト膜
を除去したのち、薄膜を除去する工程とを含んでいる。
を形成する工程と、その上にレジスト膜を形成する工程
と、レジスト膜をパターニングする工程と、レジスト膜
をマスクとしてエツチングを行なってから、レジスト膜
を除去したのち、薄膜を除去する工程とを含んでいる。
本発明の第１の実施例について、第１図（ａ）〜（ｅ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、半導体基板１の上
に被エツチング膜として厚さ４０００人のポリシリコン
膜２が形成されている。
に被エツチング膜として厚さ４０００人のポリシリコン
膜２が形成されている。
つぎに光の波長の１／４の７７０人の膜厚のＳＯＧ膜３
を形成する。
を形成する。
つぎに厚さ１．２μｍのレジスト膜４を形成して、選択
的に露光を行なって露光領域７を形成する。
的に露光を行なって露光領域７を形成する。
つぎに第１図（ｂ）に示すように、現像により選択的に
露光領域７を除去してレジスト膜４をパターニングする
。
露光領域７を除去してレジスト膜４をパターニングする
。
つぎに第１図（Ｃ）に示すように、レジスト膜４をマス
クとしてＲＩＥ法により、ＳＯＧ膜３およびポリシリコ
ン膜２を選択エツチングする。
クとしてＲＩＥ法により、ＳＯＧ膜３およびポリシリコ
ン膜２を選択エツチングする。
つぎに第１図（ｄ）に示すように、レジストｇ４を除去
したのち弗酸を用いてＳＯＧ膜３をエツチングしてリソ
グラフィー工程が完了する。
したのち弗酸を用いてＳＯＧ膜３をエツチングしてリソ
グラフィー工程が完了する。
つぎに本発明の第２の実施例について、第２図（ａ）〜
（ｅ）を参照して説明する。
（ｅ）を参照して説明する。
はじめに第２図（ａ）に示すように、半導体基板１の上
にスパッタ法などにより厚さ１μｍのアルミ膜５が形成
されている。
にスパッタ法などにより厚さ１μｍのアルミ膜５が形成
されている。
つぎにアルミ膜５の表面を陽極酸化してＡ 、ｅ ２０
３膜６を形成する。
３膜６を形成する。
つぎに厚さ２μｍのレジスト膜４を形成し、露光して露
光領域７を形成する。
光領域７を形成する。
つぎに第２図（Ｃ）に示すように、現像により選択的に
露光領域７を除去してレジスト膜４をパターニングする
。
露光領域７を除去してレジスト膜４をパターニングする
。
つぎに第２図（ｄ）に示すように、育種溶剤を含んだ弗
酸溶液を用いて開口部のＡ１□０３膜６を選択エツチン
グする。
酸溶液を用いて開口部のＡ１□０３膜６を選択エツチン
グする。
つぎに第２図（ｅ）に示すように、ＲＩＥ法により開口
部のアルミ膜５を選択エツチングしてがら、レジスト膜
４を除去し、ＡＪ２ｏ３膜６を除去してリソグラフィー
工程が完了する。
部のアルミ膜５を選択エツチングしてがら、レジスト膜
４を除去し、ＡＪ２ｏ３膜６を除去してリソグラフィー
工程が完了する。
本実施例ではＡ １．２０３膜の膜厚を選ぶことによっ
て、露光の際の反射光による光の干渉を抑えることがで
きる。
て、露光の際の反射光による光の干渉を抑えることがで
きる。
下地段差部の多いアルミ膜をパターニングするリソグラ
フィー工程で生じるパターン崩れを防止することが可能
になった。
フィー工程で生じるパターン崩れを防止することが可能
になった。
レジスト膜と半導体基板との間に薄膜を形成することに
より、境界面での反射光の位相をコントロールして直接
光と干渉させる。
より、境界面での反射光の位相をコントロールして直接
光と干渉させる。
その結果レジスト膜の半導体基板表面近傍における光の
強度を維持することができるようになった。
強度を維持することができるようになった。
レジスト膜の「すそ」引き防止や、段差におけるパター
ン崩れ防止に効果が認められた。
ン崩れ防止に効果が認められた。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を工程順
に示す断面図、第２図（ａ）〜（ｅ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（Ｃ）は
従来技術によるリソグラフィー工程を工程順に示す断面
図である。 工・・・半導体基板、２・・・ポリシリコン膜、３・・
・ＳＯＧＭ、４・・・レジスト！、５・・・アルミＪｌ
ｉｔ、６・Ａｆ２ｏ３膜、７・・・露光領域、８・・・
被エツチング膜。
に示す断面図、第２図（ａ）〜（ｅ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（Ｃ）は
従来技術によるリソグラフィー工程を工程順に示す断面
図である。 工・・・半導体基板、２・・・ポリシリコン膜、３・・
・ＳＯＧＭ、４・・・レジスト！、５・・・アルミＪｌ
ｉｔ、６・Ａｆ２ｏ３膜、７・・・露光領域、８・・・
被エツチング膜。
Claims (1)
- 半導体基板表面に光の波長に応じた膜厚の薄膜を形成す
る工程と、その上にレジスト膜を形成する工程と、露光
・現像して該レジスト膜をパターニングする工程と、前
記レジスト膜をマスクとしてエッチングを行なってから
前記レジスト膜を除去したのち、前記薄膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243192A JPH04122930A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243192A JPH04122930A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122930A true JPH04122930A (ja) | 1992-04-23 |
Family
ID=17100203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243192A Pending JPH04122930A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122930A (ja) |
-
1990
- 1990-09-13 JP JP2243192A patent/JPH04122930A/ja active Pending
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