JPH04123427A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体基板にゲート電極の延在部が該基板と接触するＭ
ＯＳトランジスタを形成する際の製造方法に関し、 ゲート絶縁膜にレジストマスクを接触させることなく該
ゲート電極が形成され、然もその形成がコスト高になる
のを抑えて行い得るようにすることを目的とし、 前記基板上にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜が形成された該基板上に第１の導電層を形成する
工程と、該第１の導電層上にレジストマスクをかけたエ
ツチングにより、該基板の前記ゲート電極か接触するべ
き部分を露出させる開口を形成する工程と、該基板の該
開口により露出した部分を含んで該第１の導電層上に第
２の導電層を形成する工程と、該第２の導電層及び該第
１の導電層をパターニングして、該第１の導電層及び該
第２の導電層からなる前記ゲート電極を形成する工程と
、を有するように構成し、また、前記第１の導電層をポ
リシリコンにし、前記第２の導電層を高融点金属シリサ
イドまたは高融点金属にするように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、特に、半導体
基板にゲート電極の延在部が該基板と接触するＭＯＳト
ランジスタを形成する際の製造方法に関する。

〔従来の技術〕

ゲート電極の延在部が基板と接触するＭＯＳトランジス
タは、例えばＳ　ＲＡＭ　（Ｓｔａｔｉｃｋ　Ｒａｎｄ
ａｍＡｃｓｅｓｓ　Ｍｅｍｏｒｙ）を構成するのに用い
られている。

即ち、典型的なＳＲＡＭのセルの回路は、第３図に示す
ように、２個のフリップフロップ用トランジスタＡと、
２個のドライブ用トランジスタＢと、２個の負荷抵抗Ｒ
とから構成されており、−方のトランジスタＡのゲート
が他方のトランジスタＡのソース及びトランジスタＢの
ドレインと接続されている。

これを半導体装置として構成すれば、第４図（Ｃ）の側
断面図のように、一方のトランジスタＡ（左側に示す）
のゲート電極４は、他方のトランジスタＡのソース領域
またはソース領域５と連通させたトランジスタＢのドレ
イン領域となるソース・ドレイン領域５（右側に示す）
上に延在して、ソース・ドレイン領域５即ち基板ｌと接
触する形態になる。

そして、その形態を実現する工程の従来例は、先ず第４
図ｆａ）の側断面図のように、Ｓｉ半導体基板ｌ上にフ
ィールド絶縁膜２とゲート絶縁膜３を形成し、次いで第
４図（ｂ）の側断面図のように、レジストマスク６をか
けたエツチングにより、基板ｌのゲート電極４が接触す
るべき部分を露出させる開ロアを形成し、レジストマス
ク６を除去した後に第４図（Ｃ１に示すゲート電極４の
形成を行って、ゲート電極４が開ロアを介して基板ｌと
接触するようにしている。

〔発明が解決しようとする課題〕

しかしながらこの従来例では、ゲート絶縁膜３にレジス
トマスク６を接触させるので、レジストマスク６からの
汚染によりゲート絶縁膜３が劣化して、形成されるトラ
ンジスタＡあるいはＢの信頼性が低下する問題がある。

上記汚染の汚染物質は、レジストマスク５の中に微量に
含まれる重金属やＮａイオンなどである。

そこで本発明は、半導体基板にゲート電極の延在部が該
基板と接触するＭＯＳトランジスタを形成する際の製造
方法において、ゲート絶縁膜にレジストマスクを接触さ
せることなく該ゲート電極が形成され、然もその形成が
コスト高になるのを抑えて行い得るようにすることを目
的とする。

〔課題を解決するための手段〕

第１図ｆａ）〜（Ｃ）は本発明の原理説明図である。

第１図を参照して、上記目的を達成するために、本発明
の製造方法は、 前記基板ｌ上にゲート絶縁膜３を形成する工程と、ゲー
ト絶縁膜３が形成された基板ｌ上に第１の導電層８を形
成する工程と〔以上（ａ）〕、第１の導電層８上にレジ
ストマスク６をかけたエツチングにより、基板ｌの前記
ゲート電極が接触するべき部分を露出させる開ロアを形
成する工程と〔以上（ｂ）］　、基板Ｉの開ロアにより
露出した部分を含んで第１の導電層８上に第２の導電層
９を形成する工程と、第２の導電層９及び第１の導電層
８をパターニングして、第１の導電層８及び第２の導電
層９からなる前記ゲート電極４ａを形成する工程と〔以
上（Ｃ）〕、を有することを特徴としている。

その場合、第１の導電層８をポリシリコンにし、第２の
導電層９を高融点金属シリサイドまたは高融点金属にす
ることが望ましい。

〔作　用〕

第１の導電層８及び第２の導電層９からなるゲート電極
４ａは、第２の導電層９の開ロアを介した基板ｌとの接
触により、延在部が基板１と接触するものとなる。

そして、従来例でゲート絶縁膜３に接触したレジストマ
スクは開ロアを形成するためのレジストマスク６である
が、そのレジストマスク６は、本製造方法では第１の導
電層８上にかけられるのでゲート絶縁膜３と接触するこ
とがない。

ところで、高機能（例えば高速動作）なＭＯＳトランジ
スタのゲート電極には、高融点金属シリサイドまたは高
融点金属の下にポリシリコンを敷いたいわゆるポリサイ
ド構造を用いることが常識的になっている。

そこで、第１の導電層８をポリシリコンにし、第２の導
電層９を高融点金属シリサイドまたは高融点金属にすれ
ば、ゲート電極４ａは即ポリサイド構造となり、そこに
要する工程数は従来例のゲート電極４をポリサイド構造
にする場合の工程数と同じになる。

以上のことから、ゲート絶縁膜にレジストマスクを接触
させることなく所望のゲート電極が形成され、然もその
形成がコスト高になるのを抑えて行い得るようになる。

〔実施例〕

以下本発明の実施例についてその工程を示す第２図（ａ
）〜（ｇ＋の側断面図を用いて説明する。

この実施例は、第４図ＴＣ）で説明した従来例と同様な
場合を例にとっである。

第２図において、先ず（ａ）を参照して、Ｓｉ半半導体
基板上上、ＬＯＣＯ８法（５ｉｓＮ４膜をマスクにした
部分酸化法）により厚さ約３０００〜約６０００人のフ
ィールド絶縁膜２を形成し、更に塩酸酸化法により厚さ
約５０〜約１０００人のゲート絶縁膜３を形成する。こ
の点は従来例と同じである。

次いで（ｂ）を参照して、ＣＶＤ法（化学気相成長法）
により基板１上に厚さ約１０θ〜約２０００人のポリＳ
ｉからなる第１の導電層８を形成する。

次いで（Ｃ）を参照して、第１の導電層８上にレジスト
マスク６をかけたエツチングにより、形成予定のゲート
電極（（ｅ）の４ａ）が基板ｌと接触するべき部分で基
板Ｉを露出させる開ロアを形成する。

その後、レジストマスク６を除去する。従って、ゲート
絶縁膜３は、開ロアを形成するためのレジストマスク６
が従来例のように接触するということがないので、レジ
ストマスク６からの汚染による劣化が防止される。

次いで（ｄ）を参照して、開ロア部の自然酸化膜を除去
するためＨＦを用いて５〜２０人程度エツチングした後
、基板ｌ上に高融点金属シリサイド例えばＷＳｉを約１
００〜約２０００人の厚さに成長して第２の導電層９を
形成する。この高融点金属シリサイドはＷＳｉに限定さ
れるものではなく、場合によっては高融点金属であって
も良い。そして不純物をイオン注入例えばＰイオンを４
０ＫｅＶ、　５　ｘ　１０”／ｃ［Ｉｆで注入する。こ
の不純物は、以後の熱処理により第１の導電層８に拡散
してそのポリＳｉに電気電導性を持たせると共に、第２
の導電層９か基板１と接触している開ロア部で基板ｌに
拡散してコンタクト拡散領域を形成する。

上記自然酸化膜の除去は、従来例においても必要なもの
であり、従来例の場合には、ゲート絶縁膜３をもエツチ
ングしてその厚さにばらつきを生じさせ、トランジスタ
の特性を変動させる原因となっていた。これに対し実施
例の場合には、第１の導電層８がゲート絶縁膜３を覆っ
ているので、このような問題を起こすことがない。

次いで（ｅ）を参照して、第２の導電層９及び第１の導
電層を通常の方法でパターニングして、開ロアを介して
基板ｌと接触した延在部を有する所望のゲート電極４ａ
を形成する。その際、上記延在部が接続されるトランジ
スタのゲート電極４ｂなど他のゲート電極も同時に形成
する。これらのゲート電極はポリサイド構造になってい
る。

次いでげ）を参照して、ライトドープイオン注入、ゲー
ト電極４ａ、　４ｂなどの側面に配置する５ｉＯｚ側壁
ＩＯの形成、ソース・ドレイン用のイオン注入、を行っ
て各トランジスタのソース・ドレイン領域を形成する。

４ａをゲート電極とするトランジスタのソース・ドレイ
ン領域は紙面の前後に形成され、図では４ｂをゲート電
極とするトランジスタのソース・ドレイン領域５のみが
示される。ライトドープイオン注入は例えばＰイオンを
４０ＫｅＶ、　２　ｘ　１０１３／ｃｎｆで注入し、そ
の後のイオン注入は例えばＡｓイオンを４０ＫｅＶ、　
５　ｘ　１０１５／ｃｎｆで注入するものである。

また、側壁１０の形成は、ＣＶＤ法により５ｉ０２を約
１０００〜約３０００人の厚さに成長し、そのＳｉＯ□
膜が側壁ｌＯの形態になるまで異方性エツチングを行う
ものである。

次いで（印を参照して、ＣＶＤ法により基板ｌ上に厚さ
約３０００人のＳｉＯ□からなる層間絶縁膜１１を形成
して配線用のコンタクト窓１２を開け、図示省略の金属
配線などを形成して所望のトランジスタを含む半導体装
置を完成する。

なお、上述の説明から理解されるように、本発明は、第
１の導電層８または第２の導電層９の材料が実施例で述
べたものに限定されるものではなく、またその他の材料
や各部の形成方法及び諸元も実施例に限定されるもので
はない。

〔発明の効果〕

以上説明したように本発明によれば、半導体基板にゲー
ト電極の延在部が該基板と接触するＭＯＳトランジスタ
を形成する際の製造方法において、ゲート絶縁膜にレジ
ストマスクを接触させることなく該ゲート電極が形成さ
れ、然もその形成がコスト高になるのを抑えて行い得る
ようになり、該ゲート絶縁膜のレジストマスクからの汚
染による劣化が低コストで防止されて、経済性を損なう
ことなく当該トランジスタの信頼性を向上させる効果が
ある。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ１は本発明の原理説明図、第２図（
ａ）〜（ｇ＋は実施例の工程を示す側断面図、第３図は
ＳＲＡＭセルの回路図、 第４図（ａ）〜（Ｃ）は従来例の工程を示す側断面図、
である。 図において、 ■は半導体基板、 ２はフィールド絶縁膜、 ３はゲート絶縁膜、 ４、４ａ、　４ｂはゲート電極、 ５はソース・ドレイン領域、 ６はレジストマスク、 ７は開口、 ８は第１の導電層、 ９は第２の導電層、 Ａ、ＢはＭＯＳ）ランジスタ、 Ｒは負荷抵抗、 である。 １、半導体基板 ３゛ゲ一ト庫色１１灸 ５、ソース　ドレイン領域、 ７　間口 ９°ｍ２の導電層 ２、フィー〕し日シ求狭 粕ニゲー１藩 ６：レジストマスク ８：％ｌの導電層 本発明の！、理説明図 第１　凹 算λの導電層 実施例の工程Σ示ナタリ断面囚 第２閃（寸の１） １２、コンタクト窓 実施例の耳呈を示す側断面図 第２回（ｆ：の２） ＳＲＡＭセラレの回Ｉ拐刃 第 閃 １　半導体基板 ３　、ゲート季色阜象３更 ５　ソース・トレイン領域 ７　開口 ２、フィール日がゑ躾 ４・ゲート電極 ６　レレストマスク 従庫タリの工程奮示ナクリＦｉ面囚 第　４　囚

Claims (1)

1. 【特許請求の範囲】 １）半導体基板（１）にゲート電極（４ａ）の延在部が
   該基板（１）と接触するＭＯＳトランジスタを形成する
   に際して、 前記基板（１）上にゲート絶縁膜（３）を形成する工程
   と、 該ゲート絶縁膜（３）が形成された該基板（１）上に第
   １の導電層（８）を形成する工程と、 該第１の導電層（８）上に該基板（１）の前記ゲート電
   極（４ａ）が接触するべき部分を露出させる開口（７）
   を形成する工程と、 該基板（１）の該開口（７）により露出した部分を含ん
   で該第１の導電層（８）上に第２の導電層（９）を形成
   する工程と、 該第２の導電層（９）及び該第１の導電層（８）をパタ
   ーニングして、該第１の導電層（８）及び該第２の導電
   層（９）からなる前記ゲート電極（４ａ）を形成する工
   程と、 を有することを特徴とする半導体装置の製造方法。 ２）前記第１の導電層（８）をポリシリコンにし、前記
   第２の導電層（９）を高融点金属シリサイドまたは高融
   点金属にすることを特徴とする請求項１記載の半導体装
   置の製造方法。