JPH04123432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04123432A JPH04123432A JP2242515A JP24251590A JPH04123432A JP H04123432 A JPH04123432 A JP H04123432A JP 2242515 A JP2242515 A JP 2242515A JP 24251590 A JP24251590 A JP 24251590A JP H04123432 A JPH04123432 A JP H04123432A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特に金属配線
の形成方法に関する。
の形成方法に関する。
（従来の技術）
半導体装置の微細化、大規模化に伴い、コンタクト孔に
よる拡散膚と金属配線、あるいは金属配線層の相互接続
を信頼性良く形成することが半導体装置の歩留りや信頼
性に大きく影響するようになっている。
よる拡散膚と金属配線、あるいは金属配線層の相互接続
を信頼性良く形成することが半導体装置の歩留りや信頼
性に大きく影響するようになっている。
第７図は、従来例の金属配線形成の工程断面図である。
半導体基板１０１上に形成された絶縁［１０２、上に例
えばＭを厚さ５ｏｏｏＡ程度堆積する。次にフォトリン
グラフィ工程により所望のレジストノくターンを得た後
、これをマスクに１１アクテイブイオンエツチング（Ｒ
ＩＥ法）によジＭを加ニレ、Ｍ配線１０３を形成し続い
てレジストを除去する（第７図（ａ））。
えばＭを厚さ５ｏｏｏＡ程度堆積する。次にフォトリン
グラフィ工程により所望のレジストノくターンを得た後
、これをマスクに１１アクテイブイオンエツチング（Ｒ
ＩＥ法）によジＭを加ニレ、Ｍ配線１０３を形成し続い
てレジストを除去する（第７図（ａ））。
次に、半導体基板１０１上に例えばＳｉｎ、膜１０２□
から成る絶縁膜を、ＣＶＤ法により、３００℃程度の温
度で厚さ約１μｍ堆積する（第７図（ｂ〕）。
から成る絶縁膜を、ＣＶＤ法により、３００℃程度の温
度で厚さ約１μｍ堆積する（第７図（ｂ〕）。
以上に示す様な金属配線の形成方法にνいては、第２図
（ａ） Ｋ示す様に紅をＲＩＦｌｉする際に、紅にアン
ダーカットが人り逆テーパ状になり配線の細りが生じる
という問題点があった。また、第７図ｆｂ）に示す様に
、ＣＶＤ法により、Ｍ配線上に８ｉ０゜膜を形成する際
に、ｎ配線に対してオーバノ・ング状に８ｉ０．膜が形
成され、Ｓｉ虜膜中に空洞１０４（ボイドと呼ぶ）が生
じ平坦化できないという問題点があった。
（ａ） Ｋ示す様に紅をＲＩＦｌｉする際に、紅にアン
ダーカットが人り逆テーパ状になり配線の細りが生じる
という問題点があった。また、第７図ｆｂ）に示す様に
、ＣＶＤ法により、Ｍ配線上に８ｉ０゜膜を形成する際
に、ｎ配線に対してオーバノ・ング状に８ｉ０．膜が形
成され、Ｓｉ虜膜中に空洞１０４（ボイドと呼ぶ）が生
じ平坦化できないという問題点があった。
第８図は、従来例のピアホール形成の工程断面図である
。
。
半導体基＄１０５上に形成された絶縁膜１０６上に第１
Ｎ配線としてＭ配＠１０７を形成する。
Ｎ配線としてＭ配＠１０７を形成する。
次に、この半導体基板１０５上に８ｉ０２膜１０８から
成る絶縁膜を、ＣＶＤ法を用いて形成する。
成る絶縁膜を、ＣＶＤ法を用いて形成する。
次に、フォトリングラフィ工程により形成したレジスト
パターンをマスクに８１０．膜１０８をＲＩＥにより除
去し接続孔１０９を形成する。次にレジストを除去後、
この接続孔１０９にＷ（タングステン）１１０をＣＶＤ
法を用いて選択的に形成する（第８図（ａ））。
パターンをマスクに８１０．膜１０８をＲＩＥにより除
去し接続孔１０９を形成する。次にレジストを除去後、
この接続孔１０９にＷ（タングステン）１１０をＣＶＤ
法を用いて選択的に形成する（第８図（ａ））。
以上に示す様なピアホールの形成方法においては、Ｗの
選択成長をＳｉｎ、膜１０８の表面で止めることは離し
く、８ｉ０．膜１０８の表面以上にＷが形成された場合
はストレスが開放されるため、接続孔１０９の外部に広
がりＷの結晶も粒状になり表面が荒らくなる。更にこの
半導体基板１０５上にレジストを塗布した後にエッチバ
ックを行なうと、Ｓｉｎ、膜１０８表面に形成されたＷ
は除去されるものの、接続孔１０９に露出したＷの表面
の荒れは小さくならない（第８図（ｂ）〕。
選択成長をＳｉｎ、膜１０８の表面で止めることは離し
く、８ｉ０．膜１０８の表面以上にＷが形成された場合
はストレスが開放されるため、接続孔１０９の外部に広
がりＷの結晶も粒状になり表面が荒らくなる。更にこの
半導体基板１０５上にレジストを塗布した後にエッチバ
ックを行なうと、Ｓｉｎ、膜１０８表面に形成されたＷ
は除去されるものの、接続孔１０９に露出したＷの表面
の荒れは小さくならない（第８図（ｂ）〕。
また、Ｗの表面の荒れを防ぐ為、８ｉ０．膜１０８の表
面以下でＷの選択成長を止めた場合（第９図（ａ））は
、続いて第２層目の配線として紅をスパッタ法で厚さ１
μｍ程度堆積させる（第９図（ｂ））とこの接続孔１０
９０段差部分で突起１１１や深い溝１１２が生ずる。こ
れは、配線の信頼性に問題を残すと共に、第２層目の配
線の上層の絶縁膜の被覆形状も平坦化できないという問
題点があった。
面以下でＷの選択成長を止めた場合（第９図（ａ））は
、続いて第２層目の配線として紅をスパッタ法で厚さ１
μｍ程度堆積させる（第９図（ｂ））とこの接続孔１０
９０段差部分で突起１１１や深い溝１１２が生ずる。こ
れは、配線の信頼性に問題を残すと共に、第２層目の配
線の上層の絶縁膜の被覆形状も平坦化できないという問
題点があった。
（発明が解決しようとする課題）
以上の様に従来の金属配線の形成方法においては、厄を
ＲＩＢする際に、紅にアンダーカットが入り逆テーパ状
になり配線の細シが生じるという問題点がおった。また
、更にとのＭ配線上にＣＶＤ法によりＳｉｎ、膜を形成
する際に、ｎ配線に対してオーバハング状［ＳｉＯ，膜
が形成され、Ｓｉｎ。
ＲＩＢする際に、紅にアンダーカットが入り逆テーパ状
になり配線の細シが生じるという問題点がおった。また
、更にとのＭ配線上にＣＶＤ法によりＳｉｎ、膜を形成
する際に、ｎ配線に対してオーバハング状［ＳｉＯ，膜
が形成され、Ｓｉｎ。
膜中に空洞が生じ平坦化できないという問題点があった
。
。
ま九、従来の接続孔の形成方法においては、選択的に接
続孔へ金属を埋め込む際にその制御が難しく、接続孔に
金属を完全に埋め込み平坦化することができず、Ｓｉｎ
、膜の表面以上に金属を堆積しすぎると、ストレスが開
放されるため金属の粒径のみだれが生じ、８ｉ０．膜の
表面以下で金属の堆積を止めると、続いて第２層目の金
属を形成する際、接続孔の段差部分で突起や深い溝が生
じ、配線の信頼性に問題を残すと共に！２層目の配線の
上層の絶縁膜の被覆形状も平坦化できないという問題点
があった。
続孔へ金属を埋め込む際にその制御が難しく、接続孔に
金属を完全に埋め込み平坦化することができず、Ｓｉｎ
、膜の表面以上に金属を堆積しすぎると、ストレスが開
放されるため金属の粒径のみだれが生じ、８ｉ０．膜の
表面以下で金属の堆積を止めると、続いて第２層目の金
属を形成する際、接続孔の段差部分で突起や深い溝が生
じ、配線の信頼性に問題を残すと共に！２層目の配線の
上層の絶縁膜の被覆形状も平坦化できないという問題点
があった。
本発明は、この様な課題を解決する半導体装置の製造方
法を提供することを目的とする。
法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記事情に鑑みて為されたもので、第１の発
明は、半導体基板上の絶縁膜に溝を形成する工程と、こ
の溝に溝の深さ以下に導電膜を埋め込む工程と、前記溝
に埋め込まれた導電膜の深さまで前記絶縁膜をエツチン
グ除去する工程とを備えたことを特徴とする半導体装置
の製造方法を提供する。
明は、半導体基板上の絶縁膜に溝を形成する工程と、こ
の溝に溝の深さ以下に導電膜を埋め込む工程と、前記溝
に埋め込まれた導電膜の深さまで前記絶縁膜をエツチン
グ除去する工程とを備えたことを特徴とする半導体装置
の製造方法を提供する。
また、第２の発明は、半導体基板上の第１の絶縁膜上に
第１の配線金属を形成する工程と、この第１の絶縁膜及
び第１の配線金属上に第２の絶縁膜を形成する工程と、
前記第１の配線金属上の前記第２の絶縁膜にコンタクト
孔を形成する工程と、このコンタクト孔にコンタクト孔
の深さ以下に第２の配線金属を埋め込む工程と、前記コ
ンタクト孔上部の前記第２の絶縁膜をスパッタエツチン
グする工程と、前記第２の絶縁膜上及び前記コンタクト
孔上に第３の配線金属を形成する工程とを備え念ことを
特徴とする半導体装置の製造方法を提供する。
第１の配線金属を形成する工程と、この第１の絶縁膜及
び第１の配線金属上に第２の絶縁膜を形成する工程と、
前記第１の配線金属上の前記第２の絶縁膜にコンタクト
孔を形成する工程と、このコンタクト孔にコンタクト孔
の深さ以下に第２の配線金属を埋め込む工程と、前記コ
ンタクト孔上部の前記第２の絶縁膜をスパッタエツチン
グする工程と、前記第２の絶縁膜上及び前記コンタクト
孔上に第３の配線金属を形成する工程とを備え念ことを
特徴とする半導体装置の製造方法を提供する。
（作用）
この様に本発明によれば、絶縁膜に溝を形成し、この溝
に溝の深さ以下に導電膜を埋め込み、この埋め込まれた
導電膜の深さ１で絶縁膜をエツチング除去することによ
り平坦な形状の配線を形成することができる。また、金
属をＲＩＥして配線を形成していないため配線にアンダ
ーカットが入り逆テーパ状になり配線の細りが生じるこ
とはない。
に溝の深さ以下に導電膜を埋め込み、この埋め込まれた
導電膜の深さ１で絶縁膜をエツチング除去することによ
り平坦な形状の配線を形成することができる。また、金
属をＲＩＥして配線を形成していないため配線にアンダ
ーカットが入り逆テーパ状になり配線の細りが生じるこ
とはない。
また、金属をＲＩＥして配線を形成しその周囲に絶縁膜
を形成していないため、ボイドの発生を防ぐことができ
る。更に、溝の深さより浅く金属を埋め込んでいる為金
属の粒径のみだれを防ぐことができる。
を形成していないため、ボイドの発生を防ぐことができ
る。更に、溝の深さより浅く金属を埋め込んでいる為金
属の粒径のみだれを防ぐことができる。
（実施例）
以下、不発明の実施例を図面を参照して説明する。
第１図は本発明の第１の実施例の半導体装置の製造方法
の工程断面図である。
の工程断面図である。
半導体基板１上にＳｉｎ、膜２をＣＶＤ法により厚さ約
１．５μｍ形成する（第１図（ａ））。
１．５μｍ形成する（第１図（ａ））。
次に、Ｓｉｎ、膜２上にレジストを形成し、フォトリン
グラフィ法を用いて配線形成予定域以外にレジストを残
ｆｔする。次に、このレジストをマスクとして５ｉＯｘ
ＪＩＥ２をリアクティブイオンエツチング（ＲＩＥ）に
より、深さ約０．５μｍエツチングし溝３を形成した後
レジストを剥離する（第１図（ｂ））。
グラフィ法を用いて配線形成予定域以外にレジストを残
ｆｔする。次に、このレジストをマスクとして５ｉＯｘ
ＪＩＥ２をリアクティブイオンエツチング（ＲＩＥ）に
より、深さ約０．５μｍエツチングし溝３を形成した後
レジストを剥離する（第１図（ｂ））。
次に、溝３を含めたＳｉｎ、膜２上にスパッタ法を用い
てＡ２４を厚さ約０．４μｍ形成した後、続いてこのＭ
４上に７オトレジスト５を厚さ約１μｍ形成する（第１
図（Ｃ））。
てＡ２４を厚さ約０．４μｍ形成した後、続いてこのＭ
４上に７オトレジスト５を厚さ約１μｍ形成する（第１
図（Ｃ））。
次に、Ａｔ４とフォトレジスト５のエツチング速度がほ
ぼ等しい条件で、溝３以外の部分のＡｔ４がなくなるま
でＲＩＥを行なう。これにより深さ０．５μｍの溝３中
の深さ０．４μｍ迄ｋｔ４が埋め込まれ、ＳＩＯ！膜２
の最上部とｋＬ４の最上部には約０．１μｍの段差が生
じることになる。次に、フォトレジスト５を剥離する（
第１図（ｄ））。
ぼ等しい条件で、溝３以外の部分のＡｔ４がなくなるま
でＲＩＥを行なう。これにより深さ０．５μｍの溝３中
の深さ０．４μｍ迄ｋｔ４が埋め込まれ、ＳＩＯ！膜２
の最上部とｋＬ４の最上部には約０．１μｍの段差が生
じることになる。次に、フォトレジスト５を剥離する（
第１図（ｄ））。
次に、Ｓｉｎ！膜２を几ＩＩにより厚さ約０．１μｍエ
ツチングし埋め込まれたＡ１．４と８ｉ０．膜２０段差
がなくなり平坦な構造の配線層を得ることができる（第
１図（ｅ）〕。
ツチングし埋め込まれたＡ１．４と８ｉ０．膜２０段差
がなくなり平坦な構造の配線層を得ることができる（第
１図（ｅ）〕。
第２図は、本発明の第２の実施例の半導体装置の製造方
法を工程屓に断面図で示したものである。
法を工程屓に断面図で示したものである。
半導体基板６上に、５１０２膜７をＣＶＤ法により厚さ
約１μｍ形成する。次に、スパッタ法により紅を厚さ０
．４μｍ形成する（第２図（ａ））。
約１μｍ形成する。次に、スパッタ法により紅を厚さ０
．４μｍ形成する（第２図（ａ））。
次に、このＭ上にレジストを形成しフォトリングラフィ
法を用いて、配線形成予定域にレジストを残置する。次
に、このレジストをマスクにしてｈｔをＲＩ Ｅ ＬＡ
ｔ配線８を形成した後、レジストを剥離する。次に５ｉ
ｎｔ膜９をＣＶＤ法により厚さ約１μｍ形成し、続いて
この８ ｒ Ｏｓ 膜９上にレジストを形成し、フォト
リソグラフィ法を用いて、Ａｔ配線８上以外の部分にレ
ジストを残す。次にこのレジストをマスクとして８ｉ０
．膜９をＲ１：Ｅにより除去しコンタクト孔１０を形成
し、Ｍ配線８を露出させる。次にタングステンＷ１１□
６ＣＶＤ法によりＭ配線８上に設けられたコンタクト孔
１θ内に深さ約α８μｍ選択的に埋め込む。コンタクト
孔１０の深さは約１μｍであるため、８ｉ０゜膜９とＷ
ｌｌ、の最上部とは約０．２μｍの断差１２が存在して
いる（第２図（ｂ））。
法を用いて、配線形成予定域にレジストを残置する。次
に、このレジストをマスクにしてｈｔをＲＩ Ｅ ＬＡ
ｔ配線８を形成した後、レジストを剥離する。次に５ｉ
ｎｔ膜９をＣＶＤ法により厚さ約１μｍ形成し、続いて
この８ ｒ Ｏｓ 膜９上にレジストを形成し、フォト
リソグラフィ法を用いて、Ａｔ配線８上以外の部分にレ
ジストを残す。次にこのレジストをマスクとして８ｉ０
．膜９をＲ１：Ｅにより除去しコンタクト孔１０を形成
し、Ｍ配線８を露出させる。次にタングステンＷ１１□
６ＣＶＤ法によりＭ配線８上に設けられたコンタクト孔
１θ内に深さ約α８μｍ選択的に埋め込む。コンタクト
孔１０の深さは約１μｍであるため、８ｉ０゜膜９とＷ
ｌｌ、の最上部とは約０．２μｍの断差１２が存在して
いる（第２図（ｂ））。
次に、スパッタエツチングを行なうとこの断差１２の角
部１２．が特にエツチングされるため、Ｓｉｎ、膜９の
角部が面取りされた形状になる（第２図（Ｃ））。
部１２．が特にエツチングされるため、Ｓｉｎ、膜９の
角部が面取りされた形状になる（第２図（Ｃ））。
次Ｋ、Ａ２１１．をスパッタ法によシ、厚さ約０．４μ
ｍ形成する（第２図（ｄ））。
ｍ形成する（第２図（ｄ））。
以上に示した様な半導体装置の製造方法によれば、コン
タクト孔上のＭは突起や溝のない平坦な膜となって堆積
される。
タクト孔上のＭは突起や溝のない平坦な膜となって堆積
される。
第３図は本発明の第１の実施例において、溝を形成する
方法についての他の実ｍ例を工程順に断面図で示したも
のである。
方法についての他の実ｍ例を工程順に断面図で示したも
のである。
半導体基板１３上に８ｉ０．膜１４をＣＶＤ法によ多形
成する。次に、この８ｉ０．膜１４上にレジスト１５を
形成し、フォトリングラフィ法を用いて配線形成予定域
にレジスト１５を残置する。ここでは、例えばポジ型の
レジスト１５を使用する。
成する。次に、この８ｉ０．膜１４上にレジスト１５を
形成し、フォトリングラフィ法を用いて配線形成予定域
にレジスト１５を残置する。ここでは、例えばポジ型の
レジスト１５を使用する。
ポジ型のレジストは疎水性を示すがフッ素を含むプラズ
マ中にさらし更に疎水性を増してもよい（＃Ｉ３図（ａ
） ン。
マ中にさらし更に疎水性を増してもよい（＃Ｉ３図（ａ
） ン。
次に、ケイ７ツ化水素酸（Ｈ，ＳｉＦ、）水溶液に７リ
カ（ＢＩＯ，）を飽和させた溶液にウニ・・−を浸しｎ
を用いて平衡をずらしてやるとＳｉｎ！［１４上に更に
Ｓ ｉ Ｏ，膜１６を形成することができる。
カ（ＢＩＯ，）を飽和させた溶液にウニ・・−を浸しｎ
を用いて平衡をずらしてやるとＳｉｎ！［１４上に更に
Ｓ ｉ Ｏ，膜１６を形成することができる。
この時、レジスト１５は疎水性である為レジスト１５上
には８４０１Ｍ１６は形成されない（第３図（ｂ））。
には８４０１Ｍ１６は形成されない（第３図（ｂ））。
次に、レジスト１５を剥離することにより半導体基板１
３上の８ｉ０．膜１６に溝１７を形成することができる
（第３図（Ｃ））。
３上の８ｉ０．膜１６に溝１７を形成することができる
（第３図（Ｃ））。
第４図は本発明の第３の実施例の半導体装置の製造方法
を工程順に断面図で示したものである。
を工程順に断面図で示したものである。
半導体基板１８上にＳ ｔ Ｏｓ膜１９をＣＶＤ法によ
り厚さ約２μｍ形成する。次に、Ｓ１０！膜１９上にレ
ジストを形成し、フォトリングラフィ法を用いて配線形
成予定域以外にレジスト１５上する。
り厚さ約２μｍ形成する。次に、Ｓ１０！膜１９上にレ
ジストを形成し、フォトリングラフィ法を用いて配線形
成予定域以外にレジスト１５上する。
次に、このレジストをマスクとしてＳｉＯ，ｊ［１９を
ＲＩＦｉにより深さ約１μｍエツチングし溝２゜を形成
し、レジストを剥離する。次に、スパッタ法を用いて厚
さ約５００λのパラジウム層２１ｔ−形成する（第４図
（ａ））。
ＲＩＦｉにより深さ約１μｍエツチングし溝２゜を形成
し、レジストを剥離する。次に、スパッタ法を用いて厚
さ約５００λのパラジウム層２１ｔ−形成する（第４図
（ａ））。
次に、このパラジウム層２１上に７オトレジスト２２を
塗布後、現像を行ない溝２ｏ内に７オトレジスト２２を
深さ約０．８μｍ残置する（第４図（ｂ））。
塗布後、現像を行ない溝２ｏ内に７オトレジスト２２を
深さ約０．８μｍ残置する（第４図（ｂ））。
次に、硝酸、塩酸、酢酸の混合溶液中にこの半導体基板
１８を浸すことによりＳｉｎ、３１１９上及び溝２０表
面に露出したパラジウム層２１′に除去する。次にフォ
トレジスト２２をプラズマ中で灰化し除去する（第４図
（Ｃ））。
１８を浸すことによりＳｉｎ、３１１９上及び溝２０表
面に露出したパラジウム層２１′に除去する。次にフォ
トレジスト２２をプラズマ中で灰化し除去する（第４図
（Ｃ））。
次に、半導体基板１８を硫酸鋼中に浸すことによシ、パ
ラジウム層２１上にのみ選択的に銅２３を埋め込む。こ
こでＳｉｎ、膜１９上部と鋼２３配線上部の間には約０
．２μｍの段差が生じている（第４図（ｄ））。
ラジウム層２１上にのみ選択的に銅２３を埋め込む。こ
こでＳｉｎ、膜１９上部と鋼２３配線上部の間には約０
．２μｍの段差が生じている（第４図（ｄ））。
次に、ＲＩＥにより８１０５ｇ１９を約２．２μｍエツ
チング除去し、埋め込まれた鋼２３とＳ １０ｓ ｊｌ
ｌ１９の段差がなくなり平坦な構造の配線層を得ること
ができる（第４図（ｅ））。
チング除去し、埋め込まれた鋼２３とＳ １０ｓ ｊｌ
ｌ１９の段差がなくなり平坦な構造の配線層を得ること
ができる（第４図（ｅ））。
第５図は本発明の第４の実施例の半導体装置の製造方法
を工Ｓ順に断面図で示したものである。
を工Ｓ順に断面図で示したものである。
半導体基板２４上に８ｉ０．［２５をＣＶＤ法により厚
さ約１μｍ形成する。次にスパッタ法により厚さ約５０
ＯＡのパラジウム層２６を形成する。
さ約１μｍ形成する。次にスパッタ法により厚さ約５０
ＯＡのパラジウム層２６を形成する。
次にパラジウム層２６上にレジストを形成し、フォトリ
ソグラフィ法を用いて配線形成予定域にのみレジスト２
７を残置する（第５図（ａ））。
ソグラフィ法を用いて配線形成予定域にのみレジスト２
７を残置する（第５図（ａ））。
次に１硝酸、塩酸、酢酸の混合溶液中にこの半導体基板
２４を浸すことによＩＢＳｉＯｚｇ２５上に露出したパ
ラジウム層２６を除去する（第５図（ｂ））。
２４を浸すことによＩＢＳｉＯｚｇ２５上に露出したパ
ラジウム層２６を除去する（第５図（ｂ））。
次に、第３図に示した方法により８ｉ０．膜２５上に更
に厚さ約１μｍの８ｉ０１膜２８を形成し、続いてレジ
スト２７を除去する。以上により底部にパラジウム層２
６が残置した溝２９が形成されることになる（第５図（
Ｃ））。。
に厚さ約１μｍの８ｉ０１膜２８を形成し、続いてレジ
スト２７を除去する。以上により底部にパラジウム層２
６が残置した溝２９が形成されることになる（第５図（
Ｃ））。。
次に、第４図に示した方法（よりこの溝２９内部に深さ
０．６μｍの銅３０を選択的に埋め込む。この後、鋼３
０の酸化を防ぐ為に厚さ約０．２μｍの金３１を銅３０
上に無電解メツキ法により選択的に形成して本よい。こ
の際Ｓ ＩＯｘ ｆｔ ２８上部と膜３１上部の間には
約０．２μｍの段差が生じている（第５図（ｄ））。
０．６μｍの銅３０を選択的に埋め込む。この後、鋼３
０の酸化を防ぐ為に厚さ約０．２μｍの金３１を銅３０
上に無電解メツキ法により選択的に形成して本よい。こ
の際Ｓ ＩＯｘ ｆｔ ２８上部と膜３１上部の間には
約０．２μｍの段差が生じている（第５図（ｄ））。
次Ｋ、几ＩＢＫ！すＳｉＯ２，ｌ［２８を約０．２μｍ
ｚッテング除去し、膜３１上部と８１０！ ＰＮ ２８
上部の段差がなくなり平坦な構造の配線層を得ることが
できる（第５図（ｅ））。
ｚッテング除去し、膜３１上部と８１０！ ＰＮ ２８
上部の段差がなくなり平坦な構造の配線層を得ることが
できる（第５図（ｅ））。
第６図は、本発明の第４の実施例の半導体装置の製造方
法を工程順に断面図で示したものである。
法を工程順に断面図で示したものである。
半導体基板３２上にＳｉｎ、膵３３をＣＶＤ法により厚
さ約２μｍ形成する。次に８ｉ０．膜３３上にレジスト
３４を形成し、フォトリングラフィ法を用いて配線形成
予定域以外にレジスト３４を残ｆする。次（、このレジ
スト３４をマスクにしてＳｉｎ、膜３３をＲＩＥにより
深さ約１μｍエツチングし溝３５を形成する。この際、
レジスト３４はフッ素を含むプラズマ中にさらされるた
め十分疎水性になる（第６図（ａ））。
さ約２μｍ形成する。次に８ｉ０．膜３３上にレジスト
３４を形成し、フォトリングラフィ法を用いて配線形成
予定域以外にレジスト３４を残ｆする。次（、このレジ
スト３４をマスクにしてＳｉｎ、膜３３をＲＩＥにより
深さ約１μｍエツチングし溝３５を形成する。この際、
レジスト３４はフッ素を含むプラズマ中にさらされるた
め十分疎水性になる（第６図（ａ））。
次に、この半導体基板３２を約０．１％の塩化パラジウ
ム溶液に室温で約５分間浸すことによりＳｉｎ、膜３３
が露出した溝３５底部にパラジウム３６を形成する（第
６図（ｂ））。
ム溶液に室温で約５分間浸すことによりＳｉｎ、膜３３
が露出した溝３５底部にパラジウム３６を形成する（第
６図（ｂ））。
次に、この半導体基板３２を水洗した後、硫酸鋼溶液に
浸すと・・ラジウム３６が堆積した部分にのみ銅３７を
堆積することができる（第６図（Ｃ））。
浸すと・・ラジウム３６が堆積した部分にのみ銅３７を
堆積することができる（第６図（Ｃ））。
次にレジストを剥離しＨＩＥによりＳｉＯ□膜３３全３
３チング除去することにより埋め込まれた銅３７と５１
０２膜３３の段差がなくなり、平坦な構造の配線層を得
ることができる（第６図（ｄ））。
３チング除去することにより埋め込まれた銅３７と５１
０２膜３３の段差がなくなり、平坦な構造の配線層を得
ることができる（第６図（ｄ））。
以上述べた様に本発明によれば絶縁膜に溝を形成し、こ
の溝に溝の深さ以下に導電膜を埋め込み、この埋め込ま
れた導電膜の深さまで絶縁膜をエツチング除去すること
により、平坦な形状の配線を形成することができる。
の溝に溝の深さ以下に導電膜を埋め込み、この埋め込ま
れた導電膜の深さまで絶縁膜をエツチング除去すること
により、平坦な形状の配線を形成することができる。
また、金属をエツチングして配線を形成していないため
配線にアンダーカットが入り逆テーパ状になったりして
配線の細りが生じることはない。
配線にアンダーカットが入り逆テーパ状になったりして
配線の細りが生じることはない。
更に、金属をエツチングして配線を形成しその周囲に絶
縁、摸を形成する工程ではなくボイドの発生を防ぐこと
ができる。更に、溝の深さより浅く金属を埋め込んでい
る為、金属の粒径のみだれを防ぐことができる。
縁、摸を形成する工程ではなくボイドの発生を防ぐこと
ができる。更に、溝の深さより浅く金属を埋め込んでい
る為、金属の粒径のみだれを防ぐことができる。
第１図は本発明の第１の実施例の半導体装置の製造方法
を示す工程断面図、第２図は本発明の第２の実施例の半
導体装置の製造方法を示す工程断面図、第３図は本発明
の第１の実施例の変形例の半導体装置の製造方法を示す
工程断面図、第４図は本発明の第３の実施例の半導体装
置の製造方法を示す工程断面図、第５図は本発明の第４
の実施例の半導体装置の製造方法を示す工程断面図、第
６図は本発明の第５の実施例の半導体装置の製造方法を
示す工程断面図である。第７図、第８図、ｌ＠９図は従
来例の半導体装置の製造方法を示す工程断面図である。 図において、 １・・・半導体基板、２・・・ｓ ｉ Ｏ！膜、３・・
・溝、４Ａｔ、５・・・フォトレジスト、６・・・半導
体基板、７・・・５ｉｎ２涙、８・・・Ｍ配線、９・・
・ＳｉＯ，Ｍ。 １０・・・コンタクト孔、ＩＬ ・＝Ｗ、 １１２−
Ａｔ。 １２・・・断差。 代理人 弁理士 則 近 憲 佑 ヘ Ｕ） ぐ へ へ （ｂ） （Ｃ） （ｄ） 第 図 （ａ） １！：Ｉ （ｂ） （Ｃ） 第 図 ＆ ■ 一〇 へ。 （ｅ） 第 図 （ａ） （ｂ） （Ｃ） （ｄ） 第５図 （ｅ） 第 図 （ｂ） （ａ） （ｂ） 第 図
を示す工程断面図、第２図は本発明の第２の実施例の半
導体装置の製造方法を示す工程断面図、第３図は本発明
の第１の実施例の変形例の半導体装置の製造方法を示す
工程断面図、第４図は本発明の第３の実施例の半導体装
置の製造方法を示す工程断面図、第５図は本発明の第４
の実施例の半導体装置の製造方法を示す工程断面図、第
６図は本発明の第５の実施例の半導体装置の製造方法を
示す工程断面図である。第７図、第８図、ｌ＠９図は従
来例の半導体装置の製造方法を示す工程断面図である。 図において、 １・・・半導体基板、２・・・ｓ ｉ Ｏ！膜、３・・
・溝、４Ａｔ、５・・・フォトレジスト、６・・・半導
体基板、７・・・５ｉｎ２涙、８・・・Ｍ配線、９・・
・ＳｉＯ，Ｍ。 １０・・・コンタクト孔、ＩＬ ・＝Ｗ、 １１２−
Ａｔ。 １２・・・断差。 代理人 弁理士 則 近 憲 佑 ヘ Ｕ） ぐ へ へ （ｂ） （Ｃ） （ｄ） 第 図 （ａ） １！：Ｉ （ｂ） （Ｃ） 第 図 ＆ ■ 一〇 へ。 （ｅ） 第 図 （ａ） （ｂ） （Ｃ） （ｄ） 第５図 （ｅ） 第 図 （ｂ） （ａ） （ｂ） 第 図
Claims (4)
- （１）半導体基板上の絶縁膜に溝を形成する工程と、こ
の溝に溝の深さ以下に導電膜を埋め込む工程と、前記溝
に埋め込まれた導電膜の深さまで前記絶縁膜をエッチン
グ除去する工程とを備えたことを特徴とする半導体装置
の製造方法。 - （２）前記溝を形成する工程は、前記半導体基板上に設
けられた第１の絶縁膜上の前記溝の形成予定域にレジス
トパターンを形成する工程と、このレジストパターン以
外の部分に第２の絶縁膜を形成する工程と、前記レジス
トパターンを除去する工程とから成ることを特徴とする
請求項１記載の半導体装置の製造方法。 - （３）前記導電膜は２層から成り前記導電膜を埋め込む
工程は、前記溝及び前記絶縁膜表面に第１の導電膜を形
成する工程と、前記溝に前記溝の深さ以下にレジストを
埋め込む工程と、露出している前記第１の導電膜を除去
する工程と、前記レジストを除去した後この除去された
レジストの部分に選択的に第２の導電膜を埋め込む工程
とから成ることを特徴とする請求項１記載の半導体装置
の製造方法。 - （４）半導体基板上の第１の絶縁膜上に第１の配線金属
を形成する工程と、この第１の絶縁膜及び第１の配線金
属上に第２の絶縁膜を形成する工程と、前記第１の配線
金属上の前記第２の絶縁膜にコンタクト孔を形成する工
程と、このコンタクト孔の深さ以下に第２の配線金属を
埋め込む工程と、前記コンタクト孔上部の前記第２の絶
縁膜をスパッタエッチングする工程と、前記第２の絶縁
膜上及び前記コンタクト孔上に第３の配線金属を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242515A JP3071810B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
| KR1019910015980A KR960004469B1 (ko) | 1990-09-14 | 1991-09-13 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242515A JP3071810B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123432A true JPH04123432A (ja) | 1992-04-23 |
| JP3071810B2 JP3071810B2 (ja) | 2000-07-31 |
Family
ID=17090255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242515A Expired - Fee Related JP3071810B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071810B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186332A (ja) * | 2004-11-30 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7985677B2 (en) | 2004-11-30 | 2011-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
-
1990
- 1990-09-14 JP JP2242515A patent/JP3071810B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186332A (ja) * | 2004-11-30 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7985677B2 (en) | 2004-11-30 | 2011-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3071810B2 (ja) | 2000-07-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
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