JPH04123441U - パリテイエラー検出システム - Google Patents

Abstract

(57)【要約】 【目的】 メモリライト不良を確実に検出する。 【構成】 インターフェース部１は、パソコン等の本体
から出力されるアドレス、データ、制御信号を入力とす
る。メモリ部２は、本体のメモリと同種、同回路、同容
量となっている。外部インターフェース部４は、メモリ
部２を外部から監視する。強制メモリリード信号生成部
５は、パリティエラー検出を行うためのアドレスを発生
し、パリティエラー検出部３は、メモリ部２のパリティ
エラーを検出する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、パソコン等のデバッグを補助するためのシステムに関し、特に、パ ソコン等本体内に実装したメモリに対するパリティエラー発生を検出するための 機器に関する。

【０００２】

【従来の技術】

従来、パソコン等に実装しているメモリのメモリライト不良のパリティエラー を検出する場合、本体のメモリにロジックアナライザやシンクロスコープ等を接 続して、異常なメモリライトが行われていないか調べる。また、ＣＰＵの代わり にインサーキット・エミュレータ等を接続して強制的にＣＰＵを止め、インサー キット・エミュレータ上でメモリ・リードを行い、本体からパリティエラーを発 生させたり、または、本体ＣＰＵが偶然メモリライト不良の起こっているメモリ 番地をリードした時に本体から発生するパリティエラー情報でパリティエラー発 生を検出している。

【０００３】

【考案が解決しようとする課題】

このように、メモリのメモリライト不良のパリティエラーを検出する際に、メ モリライト不良がある種の条件がいくつか重なる様な特別なタイミングで希にし か発生しない場合、ロジックアナライザやシンクロスコープを使って単に波形の 観測をしてメモリライト不良を検出しようとしても、ロジックアナライザやシン クロスコープのトレース時間、サンプリング間隔の関係で、上述のメモリライト 不良は発見できない。

【０００４】 本考案の目的は、このような欠点を除去し、確実にメモリライト不良を発見で きるパリティエラー検出システムを提供することにある。

【０００５】

【課題を解決するための手段】 本考案は、電子機器の本体に備えられたメモリのパリティエラー発生を検出す るパリティエラー検出システムにおいて、 本体のメモリと同一の内容を保持するメモリ手段と、 パリティエラー検出を行うためのアドレスを生成する生成手段と、 生成手段のアドレスにより読み出されたメモリ手段の内容に対するパリティエ ラーの検出を行う検出手段とを有することを特徴としている。

【０００６】 前述した本考案において、メモリ手段は、本体のメモリと同種、同回路および 同容量であるのが好適である。

【０００７】 さらに、前述した本考案において、メモリ手段は、ダイナミックランダムアク セスメモリであるのが好適である。

【０００８】

【実施例】

次に、本考案の実施例について、図面を参照して説明する。

【０００９】 図１は、本考案の一実施例を示すブロック図である。図１のパリティエラー検 出システムは、パソコン等の本体から出力されるアドレス、データ、制御信号を 入力するインターフェース部１と、本体のメモリと同種、同回路、同容量のメモ リ部２と、メモリ部２のデータのパリティエラー検出をするパリティエラー検出 部３と、メモリ部２を外部から監視するためのインターフェース部４と、パリテ ィエラー検出を行うためのアドレスを発生させる強制メモリリード信号生成部５ と、エラー検出を表示する発光ダイオード（ＬＥＤ）６とを備えている。

【００１０】 次に、本実施例の動作について説明する。

【００１１】 本体からの信号をインターフェース部１で受け取り、本体のメモリアクセスが ライトならメモリ部２にデータを書き込む。インターフェース部１は、メモリ部 ２にメモリライトのために必要な信号を供給する。したがって、メモリ部２には 、本体のメモリと同一の内容が書き込まれる。本体のメモリリード字を、インタ ーフェース部１はこれを無視する。メモリ部２は、本体メモリ部と同種、同回路 で構成され、本体メモリ部と同内容が記憶されている。強制メモリリード信号生 成部５は、インターフェース部１を通してバスのアービトレーション系の信号（ ＣＴＲ３０）をもらい、監視しながらメモリ部２をリードするためのアドレスや 制御信号（ＣＴＲ２０）を生成する。パリティエラー検出部３は、メモリ部２か らデータ信号をもらい、そのデータと、パリティエラー検出部３内で保持してい るパリティデータとの間でパリティ演算を行い、パリティエラーが検出されれば 、ＬＥＤ６とＮＭＩ信号７で知らせる。外部インターフェース部４は、他の装置 からメモリ部２をリードするためのインターフェースでありリード系信号（ＥＸ Ｒ−ＡＤＲ，ＥＸＲ−ＤＡＴＡ，ＣＴＲ４０）を渡し、メモリ部２をリードする ことにより本体メモリの内容を間接的にリードすることができる。

【００１２】 図２は、図１の実施例のフローチャートである。

【００１３】 図２に示されるように、パリティエラー検出システムは、バスマスタがメモリ アクセス可能なマスタかどうか判定する（ステップＳ２１）。ステップＳ２１で 「ＹＥＳ」の場合、メモリアクセスかどうか判定する（ステップＳ２２）。ステ ップＳ２２で「ＹＥＳ」の場合、メモリライトかどうか判定する（ステップＳ２ ３）。ステップＳ２３で「ＹＥＳ」の場合、メモリライトを実行する（ステップ Ｓ２４）。

【００１４】 ステップＳ２１およびＳ２２で「ＮＯ」の場合、リフレッシュかどうか判定す る（ステップＳ２５）。ステップＳ２５で「ＮＯ」の場合、強制リード用アドレ スを生成し（ステップＳ２６）、強制リードを実行する（ステップＳ２７）。そ れから、パリティエラーかどうか判定し（ステップＳ２８）、判定がＹＥＳの場 合、ＬＥＤを点灯してＮＭＩ信号を発生する（ステップＳ２９）。ステップＳ２ ８で「ＮＯ」の場合、処理は、ステップＳ２１に戻る。

【００１５】 ステップＳ２３で判定が「ＮＯ」の場合、メモリリード用アドレスの保持を行 う（ステップＳ３０）。それから、ステップＳ２７の処理を行う。

【００１６】 ステップＳ２５で判定が「ＹＥＳ」の場合、リフレッシュを実行する（ステッ プＳ３１）。それから、ステップＳ２１の処理に戻る。

【００１７】 このような一連の処理により、本体側でメモリライトサイクルを実行すれば、 本システムのメモリにもライトする。また、本体側がリフレッシュサイクルを実 行すれば、本システムのメモリもリフレッシュサイクルを実行する。それ以外の 時は、本体側のタイミングとは無関係に強制リードを実行し、パリティエラーを チェックする。

【００１８】 図３は各動作中の時のアドレスとデータの流れを示すブロック図である。図３ （Ａ）に示されるようにメモリライト時は、本体側で動作の権利を持つバスマス タ８が本体メモリ９にライトするのと同時に、本考案のシステム側のメモリ１０ にもライトする。次に、図３（Ｂ）に示されるように、メモリリード時は、バス マスタ８は本体メモリをリードするが、本考案システム側のメモリ１０にはアド レスを供給するだけであり、メモリ１０のリード・データはパリティチェック１ １でパリティエラーかどうかを判別するのに使われるだけである。つまり、バス マスタ８は本考案システム側のメモリ１０を認識することができず、本考案シス テム側がアドレスとデータを使用しているというイメージであり、本システムを 本体に接続することによって、本体側の動作には何ら支障はない。また、図３（ Ａ），（Ｂ）以外のサイクルの時は、図３（Ｃ）に示されるように、本考案シス テム側は強制リード用アドレス生成部１２によって生成されるアドレスでメモリ １０をリードし、パリティチェック部１１でパリティチェックを行う。

【００１９】 このように、本実施例は、パソコン等の電子回路を構成するメモリボードとの インターフェース部と、上述ボードと同容量のメモリを搭載したメモリ部と、パ リティエラー検出回路と本システムのメモリを監視するための外部へのインター フェース部を含むことを特徴とする。

【００２０】 すなわち、本実施例は、パソコン等の本体から出力されるアドレス、データ、 制御信号を入力するインターフェース部と、本体のメモリと同種、同回路、同容 量のメモリ部と、メモリ部を外部から監視するためのインターフェース部と、パ リティエラー検出を行うためのアドレスを発生させる強制メモリリード信号生成 部を有している。なお、本考案でのメモリとはダイナミックＲＡＭを指す。

【００２１】 これにより、本実施例は、メモリライトエラーが発生した時、パリティエラー 検出部がエラーを検出し、エラー信号を出力するので、その信号をトリガにして ロジックアナライザ等で波形観測を行えばハードウェアのデバッグが容易になる 。

【００２２】 また、あるメモリ番地のデータが何等かの条件で破壊された時、その番地をリ ードしてパリティエラーが発生するまでこの状態は発見できないが、強制リード を繰り返すことにより、早期にこの状態をパリティエラーという形で検出できる ため、データ破壊が起こった状態を時間的にかなり絞りこんで調査できる。

【００２３】 さらに、パソコン等本体の動作に全く影響を与えずに、本体のメモリライトエ ラーを発見できる。

【００２４】

【考案の効果】

以上説明したように、本考案は、本体のメモリのパリティエラーを検出できる ので、確実にメモリライト不良を発見できる効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例を示すブロック図である。

【図２】図１の実施例の動作を示すフローチャートであ
る。

【図３】アドレスとデータの流れを示す図である。

【符号の説明】

１ インターフェース部 ２ メモリ部 ３ パリティエラー検出部 ４ 外部インターフェース部 ５ 強制メモリリード信号生成部 ６ ＬＥＤ ７ ＮＭＩ信号

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】電子機器の本体に備えられたメモリのパリ
   ティエラー発生を検出するパリティエラー検出システム
   において、本体のメモリと同一の内容を保持するメモリ
   手段と、パリティエラー検出を行うためのアドレスを生
   成する生成手段と、生成手段のアドレスにより読み出さ
   れたメモリ手段の内容に対するパリティエラーの検出を
   行う検出手段とを有することを特徴とするパリティエラ
   ー検出システム。
2. 【請求項２】メモリ手段は、本体のメモリと同種、同回
   路および同容量である請求項１記載のパリティエラー検
   出システム。
3. 【請求項３】メモリ手段は、ダイナミックランダムアク
   セスメモリである請求項１または２記載のパリティエラ
   ー検出システム。