JPH04125750A

JPH04125750A - 計算機システム

Info

Publication number: JPH04125750A
Application number: JP2248204A
Authority: JP
Inventors: Katsuhiko Shioya; 克彦塩屋; Toshio Ogawa; 敏男小川; Akira Kabemoto; 河部本　章
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-18
Filing date: 1990-09-18
Publication date: 1992-04-27
Anticipated expiration: 2015-11-27
Also published as: JP3112280B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［概要］複数のプロセッサモジュールと共有メモリモジュールが
システムバスを介して接続されたマルチプロセッサシス
テムの共有メモリ二重化方式に関し、運用中の二重化構成の変更を可能にすると共に二重化ア
クセスに伴うソフトウェアの負担を軽減することを目的
とし、プロセッサの物理アドレスでアクセス可能な共有メモリ
空間を複数の部分共有メモリ空間に分割し、分割した部
分共有メモリ空間毎に共有メモリジュールとの関係を定
義する構成定義によって二重化の有無を指定し、この構
成定義はプロセッサのソフトウェアにより任意に設定で
きることから運用中に二重化の指定と解除ができるよう
に構成する。またソフトウェアによる１回の書込み指示
に対し二重化の構成定義が判別された場合には、ハード
ウェアが指定されたＩＤの共有メモリモジュールに１回
目の書込みを行ない、続いて最初のＩＤの特定ビットを
反転することで二重化ペアとなっている他の共有メモリ
モジュールへの２回目の書込を自動的に行うように構成
する。［産業上の利用分野］本発明は、複数のプロセッサモジュールと共有メモリモ
ジュールがシステムバスを介して接続されたマルチプロ
セッサシステムの共有メモリ二重化方式に関する。フォールトトレラントシステムの共有メモリには二重化
が必須である。しかし、ハードウェアにより固定的に共
有メモリの二重化構成が指定されており、柔軟性の高い
二重化の構成制御ができない。また二重化メモリのアク
セスにあっては、ソフトウェアが二重化アクセスである
ことを意識してアクセスを監視しており、二重化書込み
時によるソフトウェアの処理負担が大きい。従って、運
用中に二重化構成が変更でき、且つ二重化アクセスのソ
フトウェア負担を軽減できるような二重化方式が望まれ
る。［従来の技術］従来のマルチプロセッサシステムは、複数のプロセッサ
モジュールと複数の共有メモリモジュールが、情報転送
のためのシステムバスを介して接続され、マルチプロセ
ッサシステムして知られた計算機システムを構築してい
る。このような従来のマルチプロセッサシステムにあっては
、各プロッサモジュールの中央処理ユニットに必要な命
令及びデータは共有メモリモジュールに格納されており
、各プロセッサモジュールは共有メモリモジュールを頻
繁にアクセスするＴＣＭＰ　（Ｔｉｇｈｔｌｙ　Ｃｏｕ
ｐｌｅｄ　Ｍａｌｆｉ　Ｐｒｏｃｅｓｈｅｒ　）システ
ムを構成している。またマルチプロセッサシステムを、運用中にシステムの
一部に故障が生じても停止することなくシステムの動作
を続けることのできるフォールトトレラントシステムと
するためには、共有メモリの二重化は必須である。従来の共有メモリの二重化構成は、ハードウェアで決定
されており、ソフトウェアに基づくプロセッサの書込み
指示に対し、二重化構成が指定された共有メモリのペア
に対し同じデータを書込む二重化書込みを行い、いずれ
か一方のメモリ異常に直ちに対応できるようにしている
。［発明が解決しようとする課題］ところで、フォールトトレラントシステムにおける共有
メモリの二重化は、全てのメモリ領域を二重化する必要
はなく、必要に応じて特定のメモリ領域のみを二重化す
るだけで十分である。しかし、従来の二重化方式にあっては、ハードウェアに
よって二重化する共有メモリを固定的に指定していたた
め、システムの運用に伴って二重化を必要とするメモリ
領域が増加したり変った場合には、システムを停止して
ハードウェアによる二重化構成の変更を行わなければな
らず、二重化構成の柔軟性に欠ける問題があった。また従来の二重化方式にあっては、二重化メモリのアク
セス時に、二重化アクセスであることをソフトウェアが
意識して例えば二重化された共有メモリに対する２回の
データ書込が終了するまでアクセス状態を監視しており
、二重化アクセスに伴うソフトウェアの負担が増大し、
システム性能を低下させる要因の１つとなっている。本発明は、このような従来の問題点に鑑みてなされたも
ので、運用中の二重化構成の変更を可能にすると共に二
重化アクセスに伴うソフトウェアの負担を軽減するフォ
ールトトレラント計算機システムの共有メモリ二重化方
式を提供することを目的とする。［課題を解決するための手段］第１図は本発明の原理説明図ある。第１Ａ図に示すように、本発明は、少なくともメインメ
モリ２０、中央処理ユニット１８及びシステムバス１６
への接続ユニット２２を備えた複数の処理モジュール（
プロセッサモジュール）１０と、少なくとも共有メモリ
ユニット２６及びシステムバス１６への接続ユニット２
８を備えた複数の共有メモリモジュール１２とを備えた
計算機システムを対象とする。このような計算機システムにつき本発明は、第１Ｂ図に
示すように、処理モジュール１０の物理アドレスでアク
セス可能な共有メモリ空間１００を複数の部分共有メモ
リ空間２００に分割し、分割された部分共有メモリ空間
２００毎に共有メモリモジュール１２の二重化構成の有
無を定義し、更に、二重化構成が定義された共有メモリ
モジュール１２のユニットＩＤに対し、このユニットＩ
Ｄの特定のビットを反転したユニットＩＤをもつ他の共
有メモリモジュール１２を、二重化されたメモリペアと
して指定することを特徴とする。例えば、二重化構成が定義された共有メモリモジュール
１２のユニットＩＤに対し、このユニットＩＤの最下位
ビットを反転したユニットＩＤをもつ他の共有メモリモ
ジュール１２を、二重化されるメモリペアとして指定す
る。また二重化アクセスは、ソフトウェアに基づく中央処理
ユニット１８の１回の書込み指示に対し二重化構成を判
定した場合には、接続ユニット２２のハードウェアが、
まず指定されたユニットＩＤを有する共有メモリモジュ
ール１２に１回目の書込みを行い、次に指定されたユニ
ットＩＤの特定のビットを反転したユニットＩＤを有す
る他の共有メモリモジュール１２に２回目の書込みを行
うことを特徴とする。更に処理モジュール１０の接続ユニット２２は、共有メ
モリモジュール１２の二重化構成の有無を指定する構成
定義レジスタ４４を備え、中央処理ユニット１８からの
書込指示を受けた際に構成定義レジスタ４４を参照して
二重化書込みアクセスを実行する。この二重化構成の有無を指定する構成定義レジスタ４４
は、ソフトウェアに基づき中央処理ユニット１８の指示
で運用中に変更することができる。読出アクセスでは、処理モジュール１０の接続ユニット
２２が、二重化構成が指定された共有メモリモジュール
１２のペアに対する読出指示を中央処理ユニット１８か
ら受けた際には、中央処理ユニット１８の読出し指示で
発行されたユニットＩＤをもつ片方の共有メモリモジュ
ール１２の読出アクセスのみを実行するシステムバス１６による具体的な転送処理は、第１Ｃ図
に示すように、処理モジュール１０の接続ユニット２２
が、アクセス対象となった共有メモリモジュール１２を
示す相手先ＩＤコード（Ｄより）、発信元を示す発信元
ＩＤコード（Ｓ　Ｉ　Ｄ）、アクセスの種類を示すオペ
ランド、及びアクセスデータ容量（ＢＣＴ）で構成され
る起動転送コマンド（ＥＣ）を作成し、該起動転送コマ
ンド（Ｅ　Ｃ）を相手先共有メモリモジュール１２のア
クセスアドレス（Ａ）と共に前記システムバス１６に送
信する。これに対し共有メモリモジュール１２の接続ユニット２
８は、システムバス１６を監視して起動転送コマンド（
ＳＣ）の相手先ＩＤコードと自己のユニットＩＤとの一
致を判別した時に起動転送コマンド（ＳＣ）の受信動作
を行ってオペランドに基づくアクセスを実行する。更に処理モジュール１０の接続ユニット２２は、二重化
構成の指定に対し二重化書込みを実行するハードウェア
として、中央処理ユニット１８の物理アドレスにより共
有メモリモジュール１２をアクセスするプログラムモー
ドアクセス制御手段３２と、中央処理ユニット１８の物
理アドレスを相対アドレスに変換して共有メモリモジュ
ール１２をアクセスするＤＭＡモードアクセス制御手段
３４を備える。一方、共有メモリモジュール１２へのアクセス時に、何
等かの異常が検出された場合には、異常の詳細を通知す
る終結コードと共に異常が発生した共有メモリモジュー
ル１２のユニットＩＤを処理モジュール１０のソフトウ
ェアに通知する。特に二重化アクセスにあっては、異常の詳細を通知する
終結コードと共に異常が発生した共有メモリモジュール
１２のユニットＩＤの最下位ビットのみを処理モジュー
ル１０のソフトウェアに通知する。即ち、二重化されたメモリペアのユニットＩＤは必ず偶
数番号のＩＤと奇数番号のＩＤが付与されているため、
最も下位のビットのみを通知すれば二重化ペアのどちら
が異常かがわかる。更に、処理モジュール１２のソフトウェアが二重化アク
セスの異常終結を示す通知を受けた際には、接続ユニッ
ト２２に設けている構成定義レジスタ４４の内容変更に
よる二重化解除、再書込みの指示、読出対象とする共有
メモリモジュール１２の切替え等のリカバリ処理を行う
。更に、第１Ａ図の計算機システムを、単一の処理モジュ
ール１０と、処理モジュール１０の物理アドレスでアク
セス可能な共有メモリ空間を割付けた複数の共有メモリ
ユニット１２で構成してもよい。またシステムバス１６を複数設け、システムバス１６の
数に対応して処理モジュール１０の接続ユニット２２及
び共有メモリモジュール１２の接続ユニット２８を複数
設けるようにする。［作用］このような構成を備えた本発明の共有メモリ二重化方式
によれば次の作用が得られる。まず共有メモリ空間は、複数の共有メモリモジュールに
よって構成されるが、共有メモリ空間を複数個の部分共
有メモリ空間に分割し、この分割された部分共有メモリ
空間ごとに、共有メモリモジュールとの関係を定義する
構成定義によって、二重化構成の有無の指定、さらには
共有メモリ領域の存在の有無が指定できる。この二重化の構成定義は、ソフトウェアによって任意に
設定でき、運用中においての共有メモリモジュールの追
加／削除あるいは一重／二重化の設定の変更が可能とな
る。また二重化が指定できるのは、ユニットＩＤの特定のビ
ットのみが反転し、ほかのビットは同一のＩＤを有する
共有メモリモジュールのペアに限るという制限を設ける
ことにより、ハードウェア主導による二重化書き込みが
容易に達成できる。即ち、二重化構成が指定された共有メモリモジュールへ
の書込みアクセスに対しては、ソフトウェアの１回の書
込み指示で、ハードウェアがまず指定されたユニットＩ
Ｄを有する共有メモリモジュールに書き込みを行い、次
に最初のユニットＩＤの特定のビットを反転し、二重化
のペアとなる他方の共有メモリモジュールに対して書込
みを行う。このためソフトウェアは二重化アクセスを意
識することがなく、ソフトウェアの処理負担を軽減して
システム性能を向上できる。

【実施例】

［装置の構成コ第２図は本発明の共有メモリ構成方式が適用されるマル
チプロセッサシステムの一部を示したシステム構成図で
ある。第２図において、マルチプロセッサシステムは、複数個
のプロセッサモジュール（ＰＭ）１０と、複数個の共有
メモリモジュール（ＳＳＭ）１２を有し、各プロセッサ
モジュール１０と各共有メモリモジュール１２は、スプ
リットバスである共有システムバス（ＳＳ−ＢＵＳ）１
６に接続ユニツ）　（ＳＳＢＣ−Ｐ）２２を通して接続
される。共有システムバス１６は共有システムバスハン
ドラ（ＳＳＢＨ）１４により制御され、共有システムバ
ス１６のアービトレーションは共有システムバスハンド
ラ１４が集中管理する。＃０〜＃２のプロセッサモジュール１０には、それぞれ
ユニットＩＤとして、ＰＭ＃０　；ＵＩＤ＝１００００００ＰＭ＃１　；ＵＩＤ＝１０００００１ＰＭ＃２　、ＵＩＤ＝１００００１０が付けられ、また＃０〜＃２の共有メモリモジュール１
２には、それぞれユニットＩＤとじてＳＳＭ＃Ｏ、ＵＩ
Ｄ＝ＯＯ０００００ＳＳＭ＃１　、ＵＩＤ＝００００００１ＳＳＭ＃２　；
ＵＩＤ＝０００００１０が付けられる。各々のプロセッサモジュール１０および共有メモリモジ
ュール１２は、フォールトトレラントを目的として二重
化した＃０及び＃１の共有システムバス１６により制御
されているが、より多くの共有システムバス１６に接続
しても良い。第３図は第２図に示したプロセッサモジュール１０の実
施例構成図である。第３図において、プロセッサモジュールｌｏ内には、中
央処理ユニット（μＰ）１８、ローカルなメインメモリ
ユニット（ＬＳＵ）２０．および２本の共有システムバ
ス１６に対する２つの接続ユニット（ＳＳＢＣ−Ｐ）２
２が内部バス２４を介して設けられる。このプロセッサモジュール１０内には、中央処理ユニッ
ト１８及びメインメモリ２ｏ上で動作するソフトウェア
（Ｏ８）が走行し、第２図に示した各プロセッサモジュ
ール１０内のソフトウェアは、相互に協調して一連の動
作を行う分散Ｏ８を構成する。またプロセッサモジュー
ル１０内の中央処理ユニット１８は、自己のプロセッサ
モジュール１０内のメインメモリ２０からのみ命令コー
ドをフェッチするようにしている。第４図は第２図に示した共有メモリモジュール１２の実
施例構成図である。第４図において、共有メモリモジュール１２内には、共
有メモリユニット（ＳＳＵ）２４及び２本の共有システ
ムバス１６に対する２つの接続ユニット（ＳＳＢＣ−Ｓ
）２８が内部バス３０を介して設けられる。共有メモリ
ユニット２６には第２図に示した複数のプロセッサモジ
ュール１０で共有化が必要なデータが格納される。第５図は第３図のプロセッサモジュール１０に設けた接
続ユニット（ＳＳＢＣ−Ｐ）２２の実施例構成図である
。第５図において、接続ユニット２２は共有システムバス
１６を介して第２図の共有メモリモジュ−ル１２に対し
、 ■プログラムモード ■ＤＭＡモードの２モードによるアクセスを行なう。接続ユニット２２
は、これら２つのアクセスモードに対応してプログラム
モード・アクセス制御回路３２及びＤＭＡモード・アク
セス制御回路３４、共有システムバス１６との送受信回
路３６及びバッファとして機能するデュアルボー）ＲＡ
Ｍ３８によって構成される。ここでプログラムモード・
アクセス制御回路３２には、アドレスデコーダ４０、タ
イミング制御回路４２、構成定義レジスタ４４が設けら
れ、またＤＭＡモード・アクセス制御回路３４には、ア
ドレス発生器４６、タイミング制御回路４８及びＤＭＡ
制御レジスタ５０が設けられる。第６図は第４図に示した共有メモリモジュール１２に設
けた接続ユニット（ＳＳＢＣ−３）２８の実施例構成図
である。第６図において、接続ユニット２８には、内部バス３０
を制御する内部バス制御回路７４、アドレス発生器７０
及びタイミング制御回路７２を備えたＤＭＡ制御回路５
２、第４図のように共有メモリモジュール１２に複数の
接続ユニット２８が搭載された場合に内部バス３０のア
ービトレーションを行う内部バスアビータ回路５４、共
有システムバス１６に対する送受信回路５６、及びバッ
ファ機能を有するデュアルポートＲＡＭ５８によって構
成される。第３，４図に示したプロセッサモジュール１０と共有メ
モリモジュール１２間を共有システムバス１６を介して
接続する接続ユニット２２．２８は、−回のアクセスを
起動転送、応答転送に分離して行うスプリット転送方式
を採用している。このスプリット転送方式のバス制御においては、各モジ
ュールごとにユニットＩＤを割り付け、ユニットＩＤを
バス上のモジュール識別子とする。第７図に接続ユニット２２．２８で使用する起動転送コ
マンドＳＣと応答転送コマンドＥＣの例を示す。第７図の起動転送コマンドＳＣにおいて、ＤｌＤ　（Ｄ
ｃｓｔｉｎａｔｉｏｎ　１０）は受信先モジュールのユ
ニットＩＤであり、Ｓ　Ｉ　Ｄ　（Ｓｏｕｒｃｅ　ＩＤ
　）は送信元モジュールユニットＩＤである。またオペ
ランドはアクセス種類を示す。アクセス種類としては、
共有メモリモジュール１２に対するメモリアクセスの他
に、共有メモリモジュール１２や他のプロセッサモジュ
ール１０に対するホルト指示、或いはリセット指示など
の制御レジスタのアクセス等がある。更にＢＣＴ　（Ｂ
ｙｔｅ　ＣｏｏｎＤは、共有メモリモジュール１２のア
クセスにおけるデータ容量を示す。一方、応答転送コマンドＥＣにおけるＤ　Ｉ　Ｄ。ＳＩＤは起動転送コマンドＳＣと同じであるが、終結コ
ードはアクセス先における終結状態、即ち正常終結と異
常終結をコード化したものである。第８図は共有システムバス１６によりプロセッサモジュ
ール１０から共有メモリモジュール１２にデータを転送
して書込む書込アクセス（ストアアクセス）の動作説明
図である。まずアクセス元のプロセッサモジュール１０は、起動転
送コマンドＳＣを作成する。即ち、自己のユニットＩＤ
を示すＳＩＤ、アクセス先の共有メモリモジュール１２
のユニットＩＤを示すＤ　Ｉ　Ｄ。メモリ書込アクセスを示すオペランド、アクセス容量を
示すＢＣＴによって転送起動コマンドＳＣを作成する。共有システムバス１６上には転送起動コマンドＳＣに続
いて、アクセス先の共有メモリモジュール１２上のアク
セスアドレスＡ及び書き込むべきデータＤを送信する。受信側の共有メモリモジュール１２は共有システムバス
１６上を監視し、起動転送コマンドＳＣに含まれる受信
先を示すＩ）ＩＤと自己のユニットＩＤを比較し、両者
一致した場合に受信動作を行う。受信動作を行った共有
メモリモジュール１２は、共有メモリモジュール１２内
に設けた共有メモリユニット２６（第４図参照）に書込
アクセスを行い、書込アクセスの終結コードを含め、転
送方向が起動転送と応答転送では逆のためＤＩＤとＳＩ
Ｄを交換した応答転送コマンドＥＣを作成してアクセス
元のプロセッサモジュール１０に対して送信する。アクセス元のプロセッサモジュール１０は、共有システ
ムバス１６上を監視し、応答転送コマンドＥＣ中の相手
先を示すＤＩＤが自己のユニットＩＤと一致した場合に
受信動作を行い、１回のアクセスを終了する。この起動転送コマンドＳＣの送信終了後から応答転送コ
マンドＥＣの送信の開始までの間の空き時間については
、他のアクセスにおける起動転送コマンドＳＣあるいは
応答転送コマンドＥＣの転送に共有システムバス１６を
使用しても良い。第９図は共有メモリモジュール１２からプロセッサモジ
ュール１０にデータを読出す読出アクセス（フェッチア
クセス）の動作説明図である。まずアクセス元のプロセッサモジュール１０は、起動転
送コマンドＳＣを作成する。即ち、自己のユニットＩＤ
を示すＳＩＤ、アクセス先の共有メモリモジュール１２
のユニットＩＤを示すＤＩＤ、メモリ読出アクセスのオ
ペランド、アクセス容量を示すＢＣＴによって転送起動
コマンドＳｃを作成する。共有システムバス１６上には
転送起動コマンドＳＣに続いて、アクセス先の共有メモ
リモジュール１２上のアクセスアドレスＡを送信する。受信側の共有メモリモジュール１２は共有システムバス
１６上を監視し、転送コマンドＳＣに含まれる受信先を
示すＤＩＤと自己のユニットＩＤを比較し、一致した場
合に受信動作を行う。受信動作を行った共有メモリモジ
ュール１２は、共有メモリモジュール１２内の共有メモ
リユニット２６（第４図参照）に読出アクセスを行い、
読出アクセスの終結コードを含め、転送方向が起動転送
と応答転送では逆のためＤＩＤとＳＩＤを交換した応答
転送コマンドＥＣ及び読出データＤをアクセス元のプロ
セッサモジュール１０に対して送信する。アクセス元のプロセッサモジュール１０は、共有システ
ムバス１６上を監視し、応答転送コマンドＥＣ中の相手
先を示すＤＩＤが自己のユニットＩＤと一致した場合に
受信動作を行い、１回の読出アクセスが終了する。この読出アクセスには、プログラムモードとＤＭＡモー
ドの２モードがあるが、いずれのアクセスにおいても共
有システムバス１６上での動作は同じである。［アドレス空間］第１０図に本発明の実施例におけるアドレス空間のマツ
プ説明図を示す。第１０図において、各プロセッサモジュール１０の物理
アドレス空間は共有メモリモジュール空間（以下ｒｓｓ
Ｕ空間」という）と、プロセッサモジュール固有空間（
以下ｒＰＭ固有空間」という）に大別される。ＰＭ固有空間は各プロセッサモジュール１０のハードウ
ェアリソース固有の空間であり、各プロセッサモジュー
ル１０ごとに存在し、システムにおけるプロセッサモジ
ュール１０の搭載台数分の多重アドレス空間となる。こ
の実施例ではＰＭ固有空間を２ＧＢとしている。一方、ＳＳＵ空間は、全てのプロセッサモジュール１０
に共通な空間である。即ち、ＳＳＵ空間は複数の共有メ
モリモジュール１２によって構成され、システム搭載プ
ロセッサモジュール１２から見て共通の空間となり、し
かもプロセッサモジュール１０の物理アドレスによって
直接アクセスすることができる。従って、ＳＳＵ空間に
は、全てのプロセッサモジュール１０で共通に必要なデ
ータのみが格納される。この実施例では２ＧＢのＳＳＵ空間を例にとっており、
ＳＳＵ空間は左側に取出して示すように更に２５６ＭＢ
単位の８つの部分ＳＳＵ空間＃０〜＃７に分割される。この部分ＳＳＵ空間＃０〜＃７の１つ１つが本発明の共
用メモリモジュール１２で構成される。更に、各プロセッサモジュール１０のＰＭ固有空間はＬ
ＳＤ空間と制御空間に分けられる。ＰＭ固有空間の一部
であるＬＳＵ空間には、各プロセッサモジュール１０が
必要とするオペランド、各プロセッサモジュール１０固
有のデータが格納される。このＬＳＵ空間の存在により
各プロセッサモジュール１０は共有メモリモジュール１
２で構成されるＳＳＵ空間に対するアクセス回数を削減
することができる。また中央処理ユニット１８によるアクセスドレスがＬＳ
Ｕ空間を指している場合には、そのプロセッサモジュー
ル１０内での閉じたアクセスとなる。一方、中央処理ユニット１８によるアクセスドレス（物
理アドレス）かＳＳＵ空間を指している場合には、プロ
セッサモジュール１０の接続ユニット２２がＳＳＵ空間
アクセスであることを認識し、該当する共有メモリモジ
ュール１２に対し共有システムバス１６を介してアクセ
スを行う。このように、ＳＳＵ空聞及びＬＳＵ空間がプロセッサモ
ジュール１０上の物理アドレス空間にマツピングされて
いることにより、ソフトウェアは空間切り替え等を行う
必要なしに、ＳＳＵ空聞及びＬＳＵ空間のアクセスが可
能となる。複数の共有メモリモジュール１２で構成されるＳＳＵ空
間へのアクセス法としては、第１０図のようにＳＳＵ空
間が各プロセッサモジュール１０の物理アドレス空間に
直接マツプされていることから、 ■ソフトウェアに基づく中央処理ユニット１８の命令に
より物理アドレスで直接アクセスするプログラムモード
と、 ■アクセスすべき共有メモリモジュール１２を選択し、
アクセスアドレスと転送長を指定してプロセッサモジュ
ール１０と共用メモリモジュール１２間のデータ転送を
起動するＤＭＡモード、の２種類のアクセスモードがあ
る。この２種類のアクセスモードによって、アクセス可能な
ＳＳＵ空間は異なる。この実施例においては、プログラ
ムモードによってアクセス可能なＳＳＵ空間は、各プロ
セッサモジュール１０の物理アドレス空間に直接マツプ
された２ＧＢのみである。しかし、ＤＭＡモードにおい
てはアクセス先の共有メモリモジュール１２をユニット
ＩＤで指定することにより、さらに大きなＳＳＵ空間、
即ち拡張ＳＳＵ空間に対するアクセスが可能である。ＤＭＡモードアクセスでは、第８．９図に示した起動転
送コマンドＳＣ中のＤＩＤによってアクセス先の共有メ
モリモジュール１０のユニットＩＤを指定し、続くアド
レスＡで共有メモリモジュール１０内のアドレスを指定
する。従って、理論上は、拡張ＳＳＵ空間容量＝２” （但し、ｎは中央処理ユニット１８のアドレスビット幅
にユニットＩＤのビット幅）となる拡張ＳＳＵ空間に対してアクセス可能となる。即
ち、拡張ＳＳＵ空間は、ユニットＩＤを識別子として区
別される多重空間となる。第１１図はプロセッサモジュール１０の物理アドレス空
間にマツピングされたＳＳＵ空間と、ＤＭＡモードでの
みアクセス可能な拡張ＳＳＵ空間を示したマツプ説明図
である。第１１図において、拡張ＳＳＵ空間を構成する複数の共
有メモリモジュール１２のユニッ）ＩＤのビット数は７
ビツトであり、ｏｏｏｏｏｏｏ〜０１１１１１１の６４
個のユニットＩＤを共有メモリモジュール１２に割り当
てる。ここでユニットＩＤの内のｏｏｏｏｏｏｏ〜００００１
１１までの８個のユニットＩＤは、プログラムモード及
びＤＭＡモードの両方によるアクセスが可能であり、更
に後述する二重化共有メモリを構成する共有メモリモジ
ュール１２の構成定義用に使用するため、物理アドレス
空間の２ＧＢに割り当てる。また残りの５６個のユニッ
トＩＤを４ＧＢ単位に割り付ける。その結果、合計２２
６ＧＢの拡張ＳＳＵ空間に対してＤＭＡモードによるア
クセスが可能である。勿論、ユニットＩＤは第１１図の８つのユニット■Ｄに
限定されず、全二重化の共有メモリ空間（拡張でない２
ＧＢの空間）を１６個の共有メモリモジュール１２を使
って例えばｏｏｏｏｏｏ。〜０００１１１１で作ることも可能である。また、第１１図に限定されず、更にユニットＩＤのビッ
ト数の増加、あるいはユニットＩＤの共有メモリモジュ
ール１２に対する割り当て率の増加によって、ＤＭＡモ
ードアクセスによる拡張ＳＳＵ空間は拡大可能である。物理アドレスでアクセスできる本発明のＳＳＵ空間は、
複数の共有メモリモジュール１２によって構成されるが
、ＳＳＵ空間分の全てのメモリを実装する必要はなく、
未実装領域があってもかまわない。また、フォールトト
レラントを目的としてＳＳＵ空間の一部分を二重構成と
することが可能である。これらの未実装領域や二重構成は、第１０図のプロセッ
サモジュール１０のＳＳＵ空間に示すように、プロセッ
サモジュール１０のＳＳＵ空間を複数個の部分ＳＳＵ空
間に分割し、その分割された部分ＳＳＵ空間ごとに共有
メモリモジュール１２との関係、即ち、第１１図に示し
た拡張ＳＳＵ空間を構成するユニットＩＤ＝ＯＯＯＯ０
００〜００００１１１をもつ共有メモリモジュール１２
との関係を定義する構成制御によって実現される。第１０図の実施例では、２ＧＢのＳＳＵ空間を２５６単
位に８空間に分割し、それぞれの分割された部分ＳＳＵ
空間＃Ｏ〜＃７ごとに共有メモリモジュール１２との対
応関係を示す構成定義をしている。この共有メモリモジュール１２の構成定義は、各プロセ
ッサモジュール１０に搭載された第５図に示した接続ユ
ニット２２内の構成定義レジスタ４４を操作することに
より実現される。この構成定義レジスタ４４は、第１２
図に示す第ルジスタ６０と第１３図に示す第２制御レジ
スタ６２−１．６２−２で構成される。第１２図の第１制御レジスタ６０は、第１０図のように
２５６ＭＢ単位に８分割されたＳＳＵ空間に対応する共
有メモリモジュール１２の存在の有無、即ち共有メモリ
モジュール１２が実装されているが、未実装であるかを
指定する。この実施例では第１２図は第１制御レジスタ
６０のビット１で示すＩＯ，ＩＩ、１２．Ｉ４．Ｉ７に
対応した部分ＳＳＵ空間＃０．　Ｉ１．　＃２．　　＃
４．　Ｉ７の５つが実装されており、ビット０で示すＩ
３゜１５．１６に対応した部分ＳＳＵ空間＃３．　Ｉ５
゜Ｉ６の３つが未実装であることを示している。第１３図に示す第２制御レジスタ６２−１．　２は、第
１制御レジスタ６０において実装が指定された部分ＳＳ
Ｕ空間にどの共有メモリモジュール１２が対応するが、
−重／二重構成の指定、及び二重構成が指定された場合
のアクセス順序を指定している。この実施例では、部分ＳＳＵ空間＃Ｏ，Ｉ１゜＃２．＃
４．＃７に対するビットＤｏ、Ｄｉ、Ｄ２、Ｄ４．Ｄ７
のみ有効であり、対応する共有メモリモジュール１２の
構成及びアクセス形態を指定している。即ち、ビットＤ
ｏ、Ｄｉ、Ｄ７は０であり、部分ＳＳＵ空間＃Ｏ，＃１
．　Ｉ７が一重構成であることを指定している。この−
型構成の部分ＳＳＵ空間＃０．　＃１．　Ｉ７に対して
アクセスが行われた場合、ユニットＩＤ＝０．１．７で
指定された共有メモリモジュール１２に対するアクセス
を行う。一方、ビットＤ２．Ｄ４は１となって二重構成を指定し
ている。この二重構成の部分ＳＳＵ空間＃２．＃４に対
しアクセスが行われると、ユニットＩＤ２．ユニットＩ
Ｄ４で指定された片方の共有メモリモジュール１２から
読出を行う。これに対し二重構成の共有メモリモジュール１２への書
き込みは、１回目は第２制御レジスタ６２−１．２のユ
ニットＩＤで指定された共有メモリモジュール１２に対
して書き込みを行った後、２回目は最初のユニットＩＤ
の特定ビット、例えば最下位ビットを反転したユニット
ＩＤをもつ他の共有メモリモジュール１２に対して書き
込みを行う。この第２制御レジスタ６２−１．２で二重構成を指定で
きる共有メモリモジュール１２のペアは、例えばユニットＩＤ＝００００１００ユニットＩ　Ｄ＝００００１０１のように最下位ビットのみが反転しているユニットＩＤ
を有する共有メモリモジュール１２となる。第１３図の実施例では、部分ＳＳＵ空間＃２とＩ４の２
つがビットＤ２．Ｄ４＝１により二重構成の指定を受け
ており、部分ＳＳＵ空間＃２については、［部分ＳＳＵ空間］　　［ユニットＩＤ］＃２　　　　
　０００００１０＃３　　　　　０００００１１となるペアが設定され、また部分ＳＳＵ空間＃４につい
ては、［部分ＳＳＵ空間］　　［ユニットＩＤ］＃４　　　　
　００００１００＃５　　　　　００００１０１となるペアが設定される。第１４図は、第１２．１３図の制御レジスタの指定に基
づく共有メモリモジュール１２の実装状態及び構成定義
を示した説明図である。第１４図において、プロセッサモジュール１゜のＳＳＵ
空間空間−０〜＃７応して８つの共用メモリモジュール
１２が設けられるが、ｓｓＵ空間＃６に対応した共用メ
モリモジュールは未実装である。またＳＳＵ空間＃３と
＃５については、二重構成によりＳＳＵ空間＃２と＃４
の共用メモリモジュール１２に対し二重化されるため、
ＳＳＵ空間＃３．＃５に対応する共用メモリモジュール
１２は存在しないことになる。残りの＃０．　　＃１゜
＃７のＳＳＵ空間については一重構成であることから１
対１に共用メモリモジュール１２が対応している。このようにプロセッサモジュール１０の物理アドレスで
アクセスできるＳＳＵ空間を分割して構成定義を行うこ
とにより、システム運用中においても、分割されたＳＳ
Ｕ空間単位に共用メモリモジュールの有効／無効あるい
は、−重／二重構成の指定が可能となる。この実施例にあっては、ソフトウェアに基づき中央処理
ユニット１８の命令により物理アドレス空間で直接ＳＳ
Ｕ空間をアクセスするプログラムモードにおいては、３
２ビツトのＳＳＵ空間アドレスのビットｂＯ〜ｂ３の４
ビツトが共有メモリモジュール１２の選択子として機能
し、残りビットｂ４〜ｂ３１の２８ビツトが共有メモリ
モジュール１２内のアドレスとして機能する。共有メモリモジュール１２に搭載されるメモリ容量が２
５６ＭＢを越える場合、共有メモリモジュール１２を選
択する選択子の意味に変わりはないが、共有メモリモジ
ュール１２の内部アドレスは、共有メモリモジュール１
２に搭載されるメモリ容量に対応させる。例えばメモリ
容量が２倍の５１２ＭＢの場合、アドレス情報のビット
ｂ３〜ｂ３１の２９ビツトが共有メモリモジュール１２
の内部アドレスの指定に使用される。またＩＧＢの場合
は、ビットｂ２〜ｂ３１の３０ビツトが共有メモリモジ
ュール１２の内部アドレスの指定に使用され、さらに２
ＧＢまで拡張された場合は、３１ビツトすべてが共有メ
モリモジュール１２の内アドレスに使用される。このよ
うに共有メモリモジュール１２のメモリ容量が２５６Ｍ
Ｂを越える場合には、共用メモリモジュールを選択する
選択子のビット数が減少することから、２５６ＭＢ単位
に分割された複数の部分ＳＳＵ空間に対して実装容量に
対応した同一のユニットＩＤを指定スることになる。［アクセスモード］本発明のおいて、プログラムモードによるアクセスは第
１５Ａ、１５Ｂ図のフローチャートに示す手順となる。第１５Ａ図おいて、まずステップＳＬ（以下「ステップ
」は省略）でソフトウェアが中央処理ユニット１８の命
令としてＳＳＵ空間をアドレッシングするアクセスを行
うと、Ｓ２に進んで接続ユニット２２は中央処理ユニッ
ト１８からのアドレスビットｂＯ〜ｂ３の４ビツトと共
有メモリモジュール１２の構成定義を行う第２制御レジ
スタ６２−１．２の内容から、どのユニットＩＤを持つ
共有メモリモジュール１２がアドレッシングされたＳＳ
Ｕ空間を有するかを判断する。更に第１制御レジスタ６
０の内容から指定された共有メモリモジュール１２が未
実装か否かを判定し、未実装であればＳ４に進んで異常
終了とする。Ｓ３で実装が判別されると８５に進んで接続ユニット２
２は中央処理ユニット１８に対してリトライ信号を返し
、中央処理ユニット１８をウェイト状態とする。次に８６に進んで中央処理ユニット１８からの命令が共
有メモリモジュール１２からデータを読出ずフェッチ命
令が、共有メモリモジュール１２にデータを書込むスト
ア命令かを判別する。中央処理ユニット１８の命令がフェッチ命令であれば、
Ｓ７に進んで第２制御レジスタ６２−１゜２の内容から
相手先の共用メモリモジュールのユニットＩＤをＤＩＤ
として起動転送コマンドＳＣを作成し、Ｓ８で共有シス
テムバス１６のバス権を獲得した後に、起動転送コマン
ドＳＣ及びアドレスＡを共有システムバス１６に送信す
る。一方、Ｓ３でストア命令が判別されると８１４に進んで
、同様に第２制御レジスタ６２−１．２の内容から相手
先の共用メモリモジュールのユニットＩＤをＤＩＤとし
て起動転送コマンドＳＣを作成し、Ｓ１４で共有システ
ムバス１６のバス権を獲得した後に、起動転送コマンド
Ｓ０１アドレスＡ１更に書込用のデータＤを共有システ
ムバス１６に送信する。これに対し共用メモリモジュール１２側にあっては第１
５Ｂ図のフローチャートに示すように、接続ユニット２
８が８１で共有システムバス１６を監視し、Ｓ２で起動
転送コマンド中のＤＩＤと自己のユニットＩＤとの一致
を判別すると、Ｓ３に進んで内蔵したデュアルポートＲ
ＡＭ５６に受信データを書き込む。続いてＳ４でフェッチ命令かストア命令かを判別する。Ｓ４でフェッチ命令が判別された場合には、Ｓ５で接続
ユニット２８は内部バス３０に対するバス権を獲得した
後に、内部バス制御回路６４の制御のもとにデュアルポ
ートＲＡＭ５６と共有メモリユニット２６の間でデータ
転送を行う。Ｓ５で共有メモリモジュール１２内でのデ
ータ転送終了後、接続ユニット２８はアクセス元のプロ
セッサモジュール１０に対し応答を行う。即ち、Ｓ６に進んで終結コードを含んだ応答転送コマン
ドＥＣを作成し、続いてＳ７で共有システムバス１６に
対するバス権を獲得し、最終的に８８で応答転送コマン
ドＥＣ，読出されたデータＤを共有システムバス１６に
送信する。一方、Ｓ４でストア命令が判別された場合には、Ｓ９で
接続ユニット２８は内部バス３０に対するバス権を獲得
した後に、内部バス制御回路６４の制御のもとにデュア
ルポートＲＡＭ５６と共有メモリユニット２６との間の
データ転送によりデータ書込を行う。Ｓ９で共有メモリ
モジュール１２内でのデータ転送（データ書込）が終了
すると、接続ユニット２８はアクセス元のプロセッサモ
ジュール１０に対し応答を行う。即ち、Ｓ１０に進んで終結コードを含んだ応答転送コマ
ンドＥＣを作成し、続いてＳｌｌで共有システムバス１
６に対するバス権を獲得し、最終的に３１２で応答転送
コマンドＥＣを共有システムバス１６に送信する。再び第１５Ａ図のプロセッサモジュール１０側を説明す
ると、プロセッサモジュール１０の接続ユニット２２は
、Ｓ９又はＳ１６に示すように共有システムバス１６を
監視しており、応答転送コマンドＥＣのＤＩＤと自己の
ユニットＩＤとの一致をＳＩＯ，Ｓ１７で判別すると、
フェッチ命令の際にはＳｌｌに進んで応答転送コマンド
ＥＣとデータＤを受信し、ストア命令の場合はＳ１８に
進んで応答転送コマンドＥＣを受信する。続いてＳ１２．Ｓ２０に示すように、中央処理ユニット
１８に対し発行しているリトライ信号を取下げ、中央処
理ユニット１８のウェイト状態を解除する。そしてフェ
ッチ命令であればＳ１３で中央処理ユニット１８に内部
バス２４の終結信号ＤＣを受信したデータＤと共に返し
、またストア命令であれば２０で中央処理ユニット１８
に内部バス２４の終結信号ＤＣを返す。以上でプログラムモードによる１アクセスが終了する。尚、第１５Ａ図のＳ１９及びＳ２２〜Ｓ２８の二重書込
処理については後の説明で明らかにする。次に第１６Ａ、１６Ｂ図のフローチャートを参照して本
発明におけるＤＭＡモードによるアクセスを説明する。ＤＭＡモードによるアクセスに際して中央処理ユニット
１８は、まずＳｌて予めプロセッサモジュール１０のメ
インメモリ２０上に第１７図に示す相手先の共用メモリ
モジュール１２のユニットＩＤ、アクセスアドレス、転
送長等の制御内容を含んだディスクリブタを配置する。即ち、第１７図のディスクリブタにおいて、ＢＣＴ　（
Ｂｙｔｅ　Ｃｏｕｎｔ）は転送バイト数を指定し、バッ
ファアドレスＢＵＦＡはメインメモリ２０上に置かれる
データバッファの先頭物理アドレスを指定し、ＤＩＤは
アクセス対象となる共有メモリモジュール１２のユニッ
トＩＤを指定する。更に５ＳＵＡはアクセス対象となっ
た共有メモリモジュール１２内の相対アドレス（Ｄ　Ｉ
　Ｄで指定された共有メモリモジュール１２内の内部ア
ドレス）を指定するするもので、プログラムモードにお
けるＳＳＵ空間の物理アドレスとは異なる。Ｓｌでディスクリブタを配置した後、Ｓ２に進んで接続
ユニット２２に設けたＤＭＡモード制御回路３４内のＤ
ＭＡ制御レジスタ５０に転送方向、共有メモリモジュー
ル１２への二重化書き込み指定、メインメモリ２０上の
ディスクリブタのアドレス等の制御指示を行い、ＤＭＡ
モードアクセスを起動する。Ｓ２でＤＭＡモードアクセスが起動されると、接続ユニ
ット２２がプロセッサモジュール１０の内部バス２４の
バス権を獲得してバスマスタとなり、ＤＭＡ制御回路３
４の制御もとにメインメモリ２０を直接アクセスし、メ
インメモリ２０上のディスクリブタを読み出し、メイン
メモリ２０から接続ユニット２２内のデュアルポートＲ
ＡＭ３８へのデータ転送を行う。接続ユニット２２内のデュアルポートＲＡＭ３８へのデ
ータ転送終了後、Ｓ４でデータの転送方向を判別する。共有メモリモジュール１２からメインメモリ２０へ読出
データを転送する転送方向（以下ｒ（ＳＳＵ　＋ＬＳＵ
）方向」という）であればＳ５に進んで送受信回路３６
で第７図に示した共有メモリモジュール１２のユニット
ＩＤ、転送長を含んだ起動転送コマンドＳＣを作成する
。一方、メインメモリ２０から共有メモリモジュール１２
へ書込データを転送する転送方向（以下ｒ（ＳＳＵ　＋
ＬＳＵ）方向」という）であればＳ１３に進んで送受信
回路３６で同様に転送起動コマンドＳＣを作成する。続いてＳ６．Ｓ１４に進んで送受信回路３６は共有シス
テムバス１６のバス権を獲得する。転送方向が（ＳＳＵ−ＬＳＵ）方向の場合にはＳ６から
８７に進み、起動転送コマンドＳＣ１アドレスＡを共有
システムバス１６に送信する。また（ＬＳＵ→５ＳＵ）
方向の場合にはＳ１５から３１６に進み、起動転送コマ
ンドＳＣ１アドレスＡ及びデータＤを共有システムバス
１６に送信する。一方、共有メモリモジュール１２側の接続ユニット２８
は、第１６Ｂ図の８１で共有システムバス１６を監視し
ており、起動転送コマンドＳＣ中のＤＩＤと自己のユニ
ットＩＤと一致を８２で判別すると８３に進み、接続ユ
ニット２８内のデュアルポートＲＡＭ５６に受信データ
を書込む。次に８４で転送方向が（ＬＳＵ−３ＳＵ）方向か（ＳＳ
Ｕ４ＬＳＵ）方向かを判別し、（ＬＳＵ→５ＳＵ）方向
であればＳ５に進み、また（ＳＳＵ−ＬＳＵ）であれば
Ｓ９に進む。Ｓ５．Ｓ９では、接続ユニット２８に設け
たＤＭＡ制御回路５２の内部バス制御回路６４が内部バ
ス３０のバス権を獲得し、デュアルボー）ＲＡＭ５６と
共有メモリユニット２６との間でデータ転送を行い、Ｓ
５では共有メモリユニット２６からのデータ読出を行い
、またＳ　９では共有メモリユニット２６に対するデー
タ書込を行う。Ｓ５又はＳ９でＤＭＡによるメモリアクセスが終了する
と、Ｓ６．ＳＩＯで第７図に示した終結コードを含んだ
応答転送コマンドＥＣを作成し、Ｓ７．Ｓｌｌで共有シ
ステムバス１６のバス権利を獲得してＳ８．Ｓ１２に進
む。即ち、（ＬＳＵ→５ＳＵ）方向となるＳ８では、応
答転送コマンドＥＣに読出したデータＤを付加して共有
システムバス１６に送信する。また（ＳＳＵ−ＬＳＵ）
となるＳ１２では応答転送コマンドＥＣを共有システム
バス１６に送信する。再び第１６Ａ図のプロセッサモジュール１０側を説明す
ると、プロセッサモジュール１０の接続ユニット２２は
、Ｓ８又はＳ１７に示すように共有システムバス１６を
監視しており、応答転送コマンドのＤＩＤと自己のユニ
ットＩＤとの一致を３９、Ｓ１８で判別すると、ＳＩＯ
，Ｓ１９に進んで受信動作を行い、受信データを接続ユ
ニット２２内のデュアルポートＲＡＭ３８に格納する。続いて（ＳＳＵ−ＬＳＵ）方向の場合にはＳ１１に進ん
で内部バス２４のバス権を獲得し、ＤＭＡ制御によりデ
ュアルボー）ＲＡＭ３８の受信データＤをメインメモリ
２０に転送し、最終的に８１２でＤＭＡ制御レジスタ５
０に終結コードをセットし、中央処理ユニット１８に割
込み上げて終了を通知する。また（ＬＳＵ→５ＳＵ）方向の場合にはＳ２０を介して
Ｓ２１に進み、ＤＭＡ制御レジスタ５０に終結コードを
セットし、中央処理ユニット１８に割込みを上げて終了
を通知する。以上でＤＭＡモードによる１アクセスが終了する。尚、第１６Ａ図のＳ２０及びＳ２２〜Ｓ２７の二重書込
処理については後の説明で明らかにする。［二重化アクセス］本発明のＳＳＵ空間を構成する複数の共有メモリモジュ
ール１２は、フォールトトレラントを目的として二重化
することが可能である。二重化された共有メモリモジュ
ール１２をアクセスした際の書込動作は、二重化された
両方の共有メモリモジュール１２に行われ、一方、読出
動作は片方の共有メモリモジュール１２より行われる。二重化された共有メモリモジュール１２の書込みは、ソ
フトウェアに基づく中央処理ユニット１８からの１回の
アクセス指示で、接続ユニット２２のハードウェア制御
によって二重化された共有メモリモジュール１２へのア
クセスが実行される。このハードウェア制御による二重化された共有メモリモ
ジュール１２への書込アクセスは、ハードウェア制御上
、同時に行われるのではなく、まず片方の共有メモリモ
ジュール１２へ書き込みを行い、その動作が完了すれば
、もう一方の共有メモリモジュール１２への書き込み動
作に入る。具体的な二重化アクセス方法は、プログラム
モードとＤＭＡモードのアクセスによって異なる。プログラムモードの二重化アクセス方法は第１５Ａ図の
Ｓ１９．Ｓ２２〜Ｓ２８の処理となる。即ち、１回目のストアアクセスについては一重構成の場
合と同じに処理され、Ｓ１８で１回目の共有メモリモジ
ュール１２に対する書込アクセスが終了して正常終了を
示す応答確認コマンドＥＣを受領すると、Ｓ１９に進ん
で共有メモリモジュール１２の構成を定義している第１
３図に示した第２制御レジスタ６２−１．２を参照する
。第２制御レジスタ６２−１．２には、共有メモリモジュ
ール１２の二重構成の指定、二重構成を指定した時の読
出し側の共有メモリモジュールのユニットＩＤ１更に先
に書込む共有メモリモジュールのユニットＩＤが指定さ
れている。第２制御レジスタ６２−１．２を参照した時に、アクセ
スアドレスに対応する共有メモリモジュール１２が一重
構成の指定であれば、Ｓ２０に進んで接続ユニット２２
はアクセス対象となった共有メモリモジュール１２に対
する１回の書込アクセスで終了する。これに対し二重構成が指定されていた場合にはＳ２２に
進み、既にアクセスが終了した第２制御レジスタ６２−
１．２で最初に指定された共有メモリモジュール１２の
ユニットＩＤの最下位ビットを反転したユニットＩＤを
ＤＩＤとするストア用の転送起動コマンドＳＣを作成す
る。次に８２３で共有システムバス１６のバス権を獲得
して起動転送コマンドＳ０１アドレスＡ及び１回目と同
じデータＤを共有システムバス１６に送信し、二重化さ
れた他方の共有メモリモジュール１２に対してアクセス
を行う。この２回目のアクセスに対しても１回目と同様、第１５
Ｂ図のＳ１〜８４．Ｓ９〜Ｓ１２の処理が共有メモリモ
ジュール１２側で行なわれ、最終的に終結コードを含む
応答転送コマンドＥＣを共有システムバス１６に送信し
てくる。そこで第１５Ａ図の８２４で共有メモリモジュール１２
からの転送データを監視し、Ｓ２５でＤＩＤと自己のユ
ニットＩＤの一致を判別すると８２６で応答転送コマン
ドＥＣの受信動作を行い、Ｓｉ２．Ｓ１３の場合と同様
にして二重構成の共有メモリモジュールに対する一連の
ストアアクセスを終了する。このように第２制御レジスタ６２−１．２によって共有
メモリモジュール１２の構成定義を行っておけば、ソフ
トウェアに基づき中央処理ユニット１８がプログラムモ
ードで共有メモリモジュール１２の物理アドレスをアク
セスした際（ＳＳＵ空間のアクセス）に、プロセッサモ
ジュール１０側の接続ユニット２２がハードウェア制御
によって共有メモリユニット１２が一重構成か二重構成
か判断し、二重構成であれば、１回目のアクセス終了で
自動的にユニットＩＤを変えて２回目のアクセスを行う
ことかできる。またアクセスアドレスに対応する第２制御レジスタ６２
−１．２で指定された共有メモリモジュール１２の構成
定義が二重構成であっても、二重化された片方の共有メ
モリモジュール１２か障害によりアクセスが不可能とな
る場合があり得る。このような−時的に縮退運転を行わざるを得ない状況に
おいては、アクセス終了で得られた応答確認コマンドＥ
Ｃの異常終結コードを判別した際に、第２制御レジスタ
６２−１．２の動作モードを二重化モードから一重化モ
ードへ変更することによって対応可能となる。更に二重化モードのアクセス時に、共有メモリモジュー
ル１２へのアクセスが異常終結した場合は、異常が検出
された共有メモリモジュール１２のユニットＩＤと、第
２制御レジスタ６２−１゜２の内容によるアクセス順序
と合わせて、二重化されている２つの共有メモリモジュ
ールの内容の等価性の有無の判定も可能である。特に、
プログラムモードにおいては、基本的にアクセスの成功
。失敗がワード単位で認識できるので、二重化された共有
メモリモジュール１２間でデータ等価性か失われた場合
も、不一致が生じたワードとアクセスに失敗した共有メ
モリモジュール１２側を考慮してリカバリ処理を行えば
良い。次にＤＭＡモードの二重化アクセス方法は第１６Ａ図の
Ｓ２０，３２２〜Ｓ２７の処理となる。即ち、データの転送方向が（ＬＳＵ→５ＳＵ）方向とな
る１回目のＤＭＡアクセスについては一重構成の場合と
同じに処理され、Ｓ１９で１回目の共有メモリモジュー
ル１２に対する書込アクセスが終了して正常終了を示す
応答確認コマンドＥＣを受領すると、Ｓ２０に進んで二
重化書込みの有無を判定する。ＤＭＡモードのアクセスは、目的とする共有メモリモジ
ュール１２を選択し、共有メモリモジュール１２上のア
クセスアドレスと転送長を指定して起動するが、その転
送方向、共有メモリモジュール１２への書込み時の一重
／二重構成の指定等の動作モードは、起動する単位で接
続ユニット２２のＤＭＡ制御レジスタ５０で指定されて
いる。このためＳ２０では共有メモリモジュール１２の構成を
定義しているＤＭＡ制御レジスタ５０を参照して二重化
書込みの有無を判定する。ＤＭＡ制御レジスタ５０を参照した時に、アクセスアド
レスに対応する共有メモリモジュール１２が一重構成の
指定であれば、Ｓ２１に進んで接続ユニット２２はアク
セス対象となった共有メモリモジュール１２に対する１
回の書込アクセスで終了する。これに対し二重構成が指定されていた場合にはＳ２２に
進み、既にアクセスが終了したＤＭＡ制御レジスタ５０
で最初に指定された共有メモリモジュール１２のユニッ
トＩＤの最下位ビットを反転したユニットＩＤをＤＩＤ
とする書込用の転送起動コマンドＳＣを作成する。次に
Ｓ２３で共用システムバス１６のバス権を獲得して起動
転送コマンドＳ０１アドレスＡ及び１回目と同じデータ
Ｄを共有システムバス１６に送信し、二重化された他方
の共有メモリモジュール１２に対してＤＭＡアクセスに
よる書込みを行う。この２回目のＤＭＡアクセスに対しても１回目と同様、
第１６Ｂ図のＳ１〜Ｓ４．Ｓ９〜Ｓ１２の処理が共有メ
モリモジュール１２側で行なわれ、最終的に終結コード
を含む応答転送コマンドＥＣを共有システムバス１６に
送信してくる。そこで第１６Ａ図の３２４で共有メモリモジュール１２
からの転送データを監視し、Ｓ２５でＤＩＤと自己のユ
ニットＩＤの一致を判別すると８２６で応答転送コマン
ドＥＣの受信動作を行い、Ｓｌｌ、Ｓ１２の場合と同様
にしてＳ２６．Ｓ２７を経て二重構成の共有メモリモジ
ュール１２に対するＤＭＡアクセスによる書込みを終了
する。このようにＤＭＡモードにおいても、プログラムモード
における二重化書き込み同様、動作モードを指定してお
けば、ハードウェアによる二重化書込みが自動的に行わ
れる。また二重化された共有メモリモジュール］２のＤＭＡア
クセス中に異常終結した場合、アクセス中のユニットＩ
Ｄと、１回目のアクセス時に指定された共有メモリモジ
ュール１２のユニットＩＤの最下位ビットによるアクセ
ス順序と合わせて、二重化された２つの共有メモリモジ
ュール１２間のデータの等化性の有無も判定可能である
。尚、第２図の実施例は複数のプロセッサモジュール１０
を示しているが、プロセッサモジュール１０を１台とし
たシステム構成でもよい。

【発明の効果】

以上説明したように本発明によれば、システムの運用中
に二重化構成を変更することができ、共用メモリ空間の
二重化が必要なメモリ領域に対応した柔軟性の高い二重
化構成を可能にししてフォールトトレラント性能を引き
上げることができる。またソフトウェアの書込み指示に対しハードウェアが自
動的に２回の二重化書込動作を実行するため、二重化ア
クセスをソフトウェアで意識させる必要がなく、ソフト
ウェアの処理負担を軽減してシステム性能を向上できる
。

【図面の簡単な説明】

第１Ａ、ＩＢ、ＩＣ図は本発明の原理説明図：第２図は
本発明のマルチプロセッサシステム構成図；第３図は本発明のプロセッサモジュール構成図：第４図
は本発明の共有メモリモジュール構成図；第５図は本発
明のプロセッサモジュール内蔵の接続ユニット構成図；第６図は本発明の共有メモリモジュール内蔵の接続ユニ
ット構成図；第７図は本発明のシステムバス上の転送コマンド説明図
；第８図は本発明の書込転送動作説明図；第９図は本発明
の読出転送動作説明図；第１０図は本発明のアドレス空
間マツプ説明図；第１１図は本発明の拡張ＳＳＵ空間説
明図；第１２図は本発明の第１制御レジスタによる８８
Ｍ構成定義の説明図；第１３図は本発明の第２制御レジスタによる８８Ｍ構成
定義の説明図；第１４図は第１２．１３図の構成定義に対応する共有メ
モリモジュールの実装説明図；第１５Ａ、１５Ｂ図は本発明のプログラムモードアクセ
スのフローヤード；第１６ａ、１６Ｂ図は本発明のＤＭＡモードアクセスの
フローチャート；第１７図は本発明のＤＭＡモードアクセスで用いるディ
スクリブタ説明図である。図中、１０・プロセッサモジュール（処理モジュール、ＰＭ）：共有メモリモジュール（ＳＳＭ）：共有システムバスハンドラ（ＳＳＢＨ）：共有システ
ムバス（ＳＳ−ＢＵＳ）：中央処理ユニット（μＰ）：メインメモリ（Ｌ　Ｓ　Ｕ）：接続ユニット（ＳＳＢＣ−Ｐ　、ＰＭ側）：内部バス
（ＰＭ側）：共有メモリユニット（ＳＳＵ）２８・接続ユニット（ＳＳＢＣ−Ｍ、ＳＳＭ側）３０　
内部バス（ＳＳＭ側）３２ニブログラムモード。アクセス制御回路３４：ＤＭ
Ａモード・アクセス制御回路３６．５８：送受信回路３８．５６：デュアルボートＲＡＭ　（バッファ）４０
ニアドレスデコーダ４２．４８．７２：タイミング制御回路４４：構成定義
レジスタ４６．７０ニアドレス発生器５　Ｑ　：　ＤＭＡ制御レジスタ５２：ＤＭＡ制御回路５４：内部バスアービタ７４：内部バス制御回路

Claims

【特許請求の範囲】

（１）少なくともメインメモリ（２０）、中央処理ユニ
ット（１８）及びシステムバス（１６）への接続ユニッ
ト（２２）を備えた複数の処理モジュール（１０）と、
少なくとも共有メモリユニット（２６）及び前記システ
ムバス（１６）への接続ユニット（２８）を備えた計算
機システムに於いて、前記処理モジュール（１０）の物理アドレスでアクセス
可能な共有メモリ空間（１００）を複数の部分共有メモ
リ空間（２８０）に分割し、該部分共有メモリ空間（２
００）毎に前記共有メモリモジュール（１２）の二重化
構成の有無を定義し、二重化構成が定義された共有メモリモジュール（１２）
のユニットＩＤに対し、該ユニットＩＤの特定のビット
を反転したユニットＩＤをもつ他の共有メモリモジュー
ル（１２）を、二重化されたメモリペアとして指定する
ことを特徴とする共有メモリ二重化方式。
（２）請求項１記載の共有メモリ二重化方式に於いて、二重化構成が定義された共有メモリモジュール（１２）
のユニットＩＤに対し、該ユニットＩＤの最下位ビット
を反転したユニットＩＤをもつ他の共有メモリモジュー
ル（１２）を、二重化されるメモリペアとして指定した
ことを特徴とする共有メモリ二重化方式。
（３）請求項１記載の共有メモリ二重化方式に於いて、ソフトウェアに基づく前記中央処理ユニット（１８）の
１回の書込み指示に対し二重化構成を判定した場合には
、前記接続ユニット（２２）のハードウェアが、まず指
定されたユニットＩＤを有する共有メモリモジュール（
１２）に１回目の書込みを行い、次に指定されたユニッ
トＩＤの特定のビットを反転したユニットＩＤを有する
他の共有メモリモジュール（１２）に２回目の書込みを
行うことを特徴とする共有メモリ二重化方式。
（４）請求項１記載の共有メモリ二重化方式に於いて、前記処理モジュール（１０）の接続ユニット（２２）は
、前記共有メモリモジュール（１２）の二重化構成の有
無を指定する構成定義レジスタ（４４）を備え、前記中
央処理ユニット（１８）からの書込指示を受けた際に該
構成定義レジスタ（４４）を参照して二重化書込みアク
セスを実行することを特徴とする共有メモリ二重化方式
。
（５）請求項１記載の共有メモリ二重化方式に於いて、前記構成定義レジスタ（４４）の二重化構成をソフトウ
ェアに基づき前記中央処理ユニット（１８）の指示で変
更可能としたことを特徴とする共有メモリ二重化方式。
（６）請求項１記載の共有メモリ二重化方式に於いて、前記処理モジュール（１０）の接続ユニット（２２）が
、二重化構成が指定された共有メモリモジュール（１２
）のペアに対する読出指示を前記中央処理ユニット（１
８）から受けた際には、該中央処理ユニット（１８）の
読出し指示で発行されたユニットＩＤをもつ共有メモリ
モジュール（１２）の読出アクセスのみを実行すること
を特徴とする共有メモリ二重化方式。
（７）請求項１記載の共有メモリ二重化方式に於いて、前記処理モジュール（１０）の接続ユニット（２２）は
、アクセス対象となった共有メモリモジュール（１２）
を示す相手先ＩＤコード（ＤＩＤ）、発信元を示す発信
元ＩＤコード（ＳＩＤ）、アクセスの種類を示すオペラ
ンド、及びアクセスデータ容量（ＢＣＴ）で構成される
起動転送コマンド（ＥＣ）を作成し、該起動転送コマン
ド（ＥＣ）を相手先共有メモリモジュール（１２）のア
クセスアドレス（Ａ）と共に前記システムバス（１６）
に送信し、前記共有メモリモジュール（１２）の接続ユ
ニット（２８）は、前記システムバス（１６）を監視し
て前記起動転送コマンド（ＳＣ）の相手先ＩＤコードと
自己のユニットＩＤとの一致を判別した時に該起動転送
コマンド（ＳＣ）の受信動作を行ってオペランドに基づ
くアクセスを実行することを特徴とする共有メモリ二重
化方式。
（８）請求項１記載の共有メモリ構成方式に於いて、前記処理モジュール（１０）の接続ユニット（２２）は
、二重化構成の指定に対し二重化書込みを実行するハー
ドウェアとして、前記中央処理ユニット（１８）の物理アドレスにより前
記共有メモリモジュール（１２）をアクセスするプログ
ラムモードアクセス制御手段（３２）と；前記中央処理
ユニット（１８）の物理アドレスを相対アドレスに変換
して前記共有メモリモジュール（１２）をアクセスする
ＤＭＡモードアクセス制御手段（３４）と；を備えたことを特徴とする共有メモリ構成方式。
（９）請求項１記載の共有メモリ二重化方式に於いて、前記共有メモリモジュール（１２）へのアクセス時に、
何等かの異常が検出された場合には、異常の詳細を通知
する終結コードと共に異常が発生した共有メモリモジュ
ール（１２）のユニットＩＤを前記処理モジュール（１
０）のソフトウェアに通知することを特徴とする共有メ
モリ二重化方式。
（１０）請求項９記載の共有メモリ二重化方式に於いて
、異常の詳細を通知する終結コードと共に異常が発生した
共有メモリモジュール（１２）のユニットＩＤの最下位
ビットのみを前記処理モジュール（１０）のソフトウェ
アに通知することを特徴とする共有メモリ二重化方式。
（１１）請求項９記載の共有メモリ二重化方式に於いて
、前記処理モジュール（１２）のソフトウェアが二重化ア
クセスの異常終結を示す通知を受けた際には、前記接続
ユニット（２２）に設けている構成定義レジスタ（４４
）の内容を変更による二重化解除、再書込みの指示、読
出対象とする共有メモリモジュール（１２）の切替え等
のリカバリ処理を行うことを特徴とする共有メモリ二重
化方式。
（１２）請求項１記載の共有メモリ構成方式に於いて、前記計算機システムを、単一の処理モジュール（１０）
と該処理モジュール（１０）の物理アドレスでアクセス
可能な共有メモリ空間を割付けた複数の共有メモリユニ
ット（１２）で構成したことを特徴とする共有メモリ構
成方式。
（１３）請求項１記載の共有メモリ構成方式に於いて、前記システムバス（１６）を複数設け、該システムバス
（１６）の数に対応して前記処理モジュール（１０）の
接続ユニット（２２）及び前記共有メモリモジュール（
１２）の接続ユニット（２８）を複数設けたことを特徴
とする共有メモリ構成方式。