JPH10270957A - Ｃｍｏｓオペアンプ - Google Patents
ＣｍｏｓオペアンプInfo
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- JPH10270957A JPH10270957A JP9087436A JP8743697A JPH10270957A JP H10270957 A JPH10270957 A JP H10270957A JP 9087436 A JP9087436 A JP 9087436A JP 8743697 A JP8743697 A JP 8743697A JP H10270957 A JPH10270957 A JP H10270957A
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- 239000003990 capacitor Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】位相補償のための容量素子をプロセスの追加工
程なしに作製でき、上記従来技術で問題とされた、オペ
アンプの出力電圧範囲に制限を不要とし、オペアンプの
アプリケーション上の自由度を上げる半導体装置の提
供。 【解決手段】差動入力信号を入力とする第１導電型のト
ランジスタＱ１、Ｑ２からなる入力段の差動対と、該差
動対の負荷素子Ｑ３、Ｑ４と、差動対の出力をゲート入
力としドレインを出力端子に接続した第２導電型のＭＯ
ＳトランジスタＱ６と、第２導電型のＭＯＳトランジス
タＱ６の電流源と、を含み、第２導電型のＭＯＳトラン
ジスタＱ６のゲートとドレイン間に、位相補償用回路６
として、上部端子と下部端子を相互に逆並列接続した２
つのＮウェル容量素子Ｃ１、Ｃ２を備える。
程なしに作製でき、上記従来技術で問題とされた、オペ
アンプの出力電圧範囲に制限を不要とし、オペアンプの
アプリケーション上の自由度を上げる半導体装置の提
供。 【解決手段】差動入力信号を入力とする第１導電型のト
ランジスタＱ１、Ｑ２からなる入力段の差動対と、該差
動対の負荷素子Ｑ３、Ｑ４と、差動対の出力をゲート入
力としドレインを出力端子に接続した第２導電型のＭＯ
ＳトランジスタＱ６と、第２導電型のＭＯＳトランジス
タＱ６の電流源と、を含み、第２導電型のＭＯＳトラン
ジスタＱ６のゲートとドレイン間に、位相補償用回路６
として、上部端子と下部端子を相互に逆並列接続した２
つのＮウェル容量素子Ｃ１、Ｃ２を備える。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳオペアンプ
に関し、特にＮウェル容量及びＰチャネルトランジスタ
から成る容量素子を位相補償容量に使用したＣＭＯＳオ
ペアンプに関する。
に関し、特にＮウェル容量及びＰチャネルトランジスタ
から成る容量素子を位相補償容量に使用したＣＭＯＳオ
ペアンプに関する。
【０００２】
【従来の技術】アナログ機能を搭載したＬＳＩ（半導体
集積回路）には、必ずと言っていいほど、オペアンプ
（operational amplifier；演算増幅器）が実装されて
いる。図５は、ＣＭＯＳ（相補型ＭＯＳ）により構成さ
れる従来のオペアンプの代表的な回路構成の一例を示す
図である。
集積回路）には、必ずと言っていいほど、オペアンプ
（operational amplifier；演算増幅器）が実装されて
いる。図５は、ＣＭＯＳ（相補型ＭＯＳ）により構成さ
れる従来のオペアンプの代表的な回路構成の一例を示す
図である。
【０００３】図５を参照して、トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、Ｑ５は差動入力段部を構成し、ソース
が共通接続され、ゲートが反転入力端子１、非反転入力
端子２にそれぞれ接続されたＮチャネルＭＯＳトランジ
スタＱ１とＱ２は入力段の差動対を構成しており、ゲー
トとドレインが互いに接続されてＮチャネルＭＯＳトラ
ンジスタＱ１のドレインに接続されソースが高位側電源
ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＱ３
と、ゲートがＰチャネルＭＯＳトランジスタＱ３のゲー
トに共通接続されドレインがＮチャネルＭＯＳトランジ
スタＱ１のドレインに接続されソースが高位側電源ＶＤ
Ｄに接続されたＰチャネルＭＯＳトランジスタＱ４と
は、差動段の負荷部を構成し、トランジスタＱ１、Ｑ２
の共通接続されたエミッタにドレインを接続しソースを
低位側電源に接続しゲートがバイアス電圧入力端子３に
接続されたＮチャネルＭＯＳトランジスタＱ５は、差動
段の電流源を構成している。
２、Ｑ３、Ｑ４、Ｑ５は差動入力段部を構成し、ソース
が共通接続され、ゲートが反転入力端子１、非反転入力
端子２にそれぞれ接続されたＮチャネルＭＯＳトランジ
スタＱ１とＱ２は入力段の差動対を構成しており、ゲー
トとドレインが互いに接続されてＮチャネルＭＯＳトラ
ンジスタＱ１のドレインに接続されソースが高位側電源
ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＱ３
と、ゲートがＰチャネルＭＯＳトランジスタＱ３のゲー
トに共通接続されドレインがＮチャネルＭＯＳトランジ
スタＱ１のドレインに接続されソースが高位側電源ＶＤ
Ｄに接続されたＰチャネルＭＯＳトランジスタＱ４と
は、差動段の負荷部を構成し、トランジスタＱ１、Ｑ２
の共通接続されたエミッタにドレインを接続しソースを
低位側電源に接続しゲートがバイアス電圧入力端子３に
接続されたＮチャネルＭＯＳトランジスタＱ５は、差動
段の電流源を構成している。
【０００４】また高位側電源ＶＤＤにソースが接続さ
れ、ゲートがトランジスタＱ２とＱ４の接続点に接続さ
れたＰチャネルＭＯＳトランジスタＱ６と、ドレインを
ＰチャネルＭＯＳトランジスタＱ６のドレインに接続す
ると共に容量素子Ｃ１を介してトランジスタＱ６のゲー
トに接続しソースを低位側電源（図ではＧＮＤ）に接続
し、ゲートをバイアス電圧入力端子３に接続したＮチャ
ネルＭＯＳトランジスタＱ７とは出力段部を構成し、ト
ランジスタＱ６は出力段の入力部を、トランジスタＱ７
は出力段の電流源を構成しており、トランジスタＱ６、
Ｑ７のドレインの共通接続点を出力端子４に接続してい
る。なお、容量素子Ｃ１は位相補償のためのものであ
る。
れ、ゲートがトランジスタＱ２とＱ４の接続点に接続さ
れたＰチャネルＭＯＳトランジスタＱ６と、ドレインを
ＰチャネルＭＯＳトランジスタＱ６のドレインに接続す
ると共に容量素子Ｃ１を介してトランジスタＱ６のゲー
トに接続しソースを低位側電源（図ではＧＮＤ）に接続
し、ゲートをバイアス電圧入力端子３に接続したＮチャ
ネルＭＯＳトランジスタＱ７とは出力段部を構成し、ト
ランジスタＱ６は出力段の入力部を、トランジスタＱ７
は出力段の電流源を構成しており、トランジスタＱ６、
Ｑ７のドレインの共通接続点を出力端子４に接続してい
る。なお、容量素子Ｃ１は位相補償のためのものであ
る。
【０００５】容量素子は、二層ポリシリコンまたはメタ
ル容量により作製可能であるが、製造時に追加マスクが
１枚または２枚必要になりコストアップとなる。そのた
め、図５の容量素子Ｃ１では追加マスクを必要としない
Ｎウェル容量を使用している。
ル容量により作製可能であるが、製造時に追加マスクが
１枚または２枚必要になりコストアップとなる。そのた
め、図５の容量素子Ｃ１では追加マスクを必要としない
Ｎウェル容量を使用している。
【０００６】Ｎウェル容量の断面図を図６に示す。図６
において、１６は容量素子の上部端子であり、１７は容
量素子の下部端子である。９はＮウェル容量のゲートで
あり上部端子１６に接続されている。１０はＮ+拡散層
であり下部端子１７に接続されている。１１、１２はそ
れぞれＮウェル層とＰ型サブストレートである。
において、１６は容量素子の上部端子であり、１７は容
量素子の下部端子である。９はＮウェル容量のゲートで
あり上部端子１６に接続されている。１０はＮ+拡散層
であり下部端子１７に接続されている。１１、１２はそ
れぞれＮウェル層とＰ型サブストレートである。
【０００７】またＮウェル容量の替わりにＰチャネルト
ランジスタによるゲート容量素子も同様に使用可能であ
る。そのゲート容量素子の断面図を図７に示す。図７に
おいて、１８、１９は上部端子、下部端子である。１５
はＰ+拡散層である。
ランジスタによるゲート容量素子も同様に使用可能であ
る。そのゲート容量素子の断面図を図７に示す。図７に
おいて、１８、１９は上部端子、下部端子である。１５
はＰ+拡散層である。
【０００８】
【発明が解決しようとする課題】上述した従来技術にお
いて、Ｎウェル容量の容量値は、図８に示すような電圧
依存性を持つ。図８において、Ｖ１はトランジスタＱ６
のゲート電圧、ＶＯＵＴは出力端子４の出力電圧である
（図５参照）。図８からわかるように、Ｎウェル容量素
子Ｃ１の端子間電圧Ｖ１−ＶＯＵＴがＶｔ（トランジス
タのスレッショルド電圧）よりも低くなると容量値が減
少し、最悪の場合、オペアンプは発振にいたる。
いて、Ｎウェル容量の容量値は、図８に示すような電圧
依存性を持つ。図８において、Ｖ１はトランジスタＱ６
のゲート電圧、ＶＯＵＴは出力端子４の出力電圧である
（図５参照）。図８からわかるように、Ｎウェル容量素
子Ｃ１の端子間電圧Ｖ１−ＶＯＵＴがＶｔ（トランジス
タのスレッショルド電圧）よりも低くなると容量値が減
少し、最悪の場合、オペアンプは発振にいたる。
【０００９】これを防止するためには、容量素子Ｃ１に
印加される電圧、すなわちＶ１−ＶＯＵＴの電圧をＶｔ
以上保つ必要が生じ、結果としてオペアンプの出力範囲
が制限されることになる。
印加される電圧、すなわちＶ１−ＶＯＵＴの電圧をＶｔ
以上保つ必要が生じ、結果としてオペアンプの出力範囲
が制限されることになる。
【００１０】Ｎウェル容量のバイアス電圧依存の原因
は、Ｎウェル容量へのバイアス電圧がスレッショルド電
圧Ｖｔ以上の場合には、チャネルに反転層が十分に形成
され、容量値が一定になるが、バイアス電圧がスレッシ
ョルド電圧Ｖｔ以下になると、反転層が次第に消滅し、
空乏層が成長してくるため、容量値が減少するためであ
る。
は、Ｎウェル容量へのバイアス電圧がスレッショルド電
圧Ｖｔ以上の場合には、チャネルに反転層が十分に形成
され、容量値が一定になるが、バイアス電圧がスレッシ
ョルド電圧Ｖｔ以下になると、反転層が次第に消滅し、
空乏層が成長してくるため、容量値が減少するためであ
る。
【００１１】このように、ＣＭＯＳにより構成されるオ
ペアンプにおいて、位相補償容量としてＮウェル容量素
子を使用した場合、Ｎウェル容量素子の容量値が電圧依
存を持ち、バイアス電圧が小さくなると容量値が減少
し、最悪の場合オペアンプは発振にいたるという問題点
を有しており、またこれを防止するために、容量素子に
印加される電圧をＮウェル容量を構成するトランジスタ
のスレッショルド電圧以上に保つ必要が生じ、結果とし
てオペアンプの出力範囲が制限されることになる。
ペアンプにおいて、位相補償容量としてＮウェル容量素
子を使用した場合、Ｎウェル容量素子の容量値が電圧依
存を持ち、バイアス電圧が小さくなると容量値が減少
し、最悪の場合オペアンプは発振にいたるという問題点
を有しており、またこれを防止するために、容量素子に
印加される電圧をＮウェル容量を構成するトランジスタ
のスレッショルド電圧以上に保つ必要が生じ、結果とし
てオペアンプの出力範囲が制限されることになる。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、位相補償のため
の容量素子を製造プロセスの追加工程なしに作製でき、
上記従来技術で問題とされた、オペアンプの出力電圧範
囲に制限を不要とし、オペアンプのアプリケーション上
の自由度を上げる、半導体装置を提供することにある。
てなされたものであって、その目的は、位相補償のため
の容量素子を製造プロセスの追加工程なしに作製でき、
上記従来技術で問題とされた、オペアンプの出力電圧範
囲に制限を不要とし、オペアンプのアプリケーション上
の自由度を上げる、半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＣＭＯＳオペアンプは、位相補償回路にお
いて２つのＮウェル容量素子の上部端子と下部端子を相
互に逆並列接続した容量を有している。またＰチャネル
ＭＯＳトランジスタから成るゲート容量素子でも同様で
ある。
め、本発明のＣＭＯＳオペアンプは、位相補償回路にお
いて２つのＮウェル容量素子の上部端子と下部端子を相
互に逆並列接続した容量を有している。またＰチャネル
ＭＯＳトランジスタから成るゲート容量素子でも同様で
ある。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、エミッタが共通接続され差動入力電圧
信号を入力とする第１導電型のＭＯＳトランジスタ（図
１のＱ１、Ｑ２）からなる差動対と、差動対の負荷素子
（図のＱ３、Ｑ４）と、差動対の電流源（図のＱ５）
と、差動対の出力をゲート入力としドレインを出力端子
に接続した第２導電型のＭＯＳトランジスタ（図１のＱ
６）と、第２導電型のＭＯＳトランジスタの電流源（図
１のＱ７）と、を含み、第２導電型のＭＯＳトランジス
タ（図１のＱ６）のゲートとドレインの間に、上部端子
と下部端子を相互に逆並列形態に接続した二つの容量素
子（図１のＣ１、Ｃ２）を位相補償回路（図１の６）と
して備えたＣＭＯＳオペアンプを含む。
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、エミッタが共通接続され差動入力電圧
信号を入力とする第１導電型のＭＯＳトランジスタ（図
１のＱ１、Ｑ２）からなる差動対と、差動対の負荷素子
（図のＱ３、Ｑ４）と、差動対の電流源（図のＱ５）
と、差動対の出力をゲート入力としドレインを出力端子
に接続した第２導電型のＭＯＳトランジスタ（図１のＱ
６）と、第２導電型のＭＯＳトランジスタの電流源（図
１のＱ７）と、を含み、第２導電型のＭＯＳトランジス
タ（図１のＱ６）のゲートとドレインの間に、上部端子
と下部端子を相互に逆並列形態に接続した二つの容量素
子（図１のＣ１、Ｃ２）を位相補償回路（図１の６）と
して備えたＣＭＯＳオペアンプを含む。
【００１５】
【実施例】上記した本発明の実施の形態について更に詳
細に説明するため、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の回路構成を
示す図である。
細に説明するため、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の回路構成を
示す図である。
【００１６】図１を参照して、トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、Ｑ５は差動入力段部を構成しており、
ソースが共通接続され、ゲートが反転入力端子１、非反
転入力端子２にそれぞれ接続されたＮチャネルＭＯＳト
ランジスタＱ１とＱ２は入力段の差動対を構成してお
り、ゲートとドレインが互いに接続されてＮチャネルＭ
ＯＳトランジスタＱ１のドレインに接続されソースが高
位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジ
スタＱ３と、ゲートがＰチャネルＭＯＳトランジスタＱ
３のゲートに共通接続されドレインがＮチャネルＭＯＳ
トランジスタＱ１のドレインに接続されソースが高位側
電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタ
Ｑ４とは、差動段の負荷部を構成し、トランジスタＱ
１、Ｑ２の共通接続されたエミッタにドレインを接続し
ソースを低位側電源に接続しゲートがバイアス電圧入力
端子３に接続されたＮチャネルＭＯＳトランジスタＱ５
は差動段の電流源部を構成している。
２、Ｑ３、Ｑ４、Ｑ５は差動入力段部を構成しており、
ソースが共通接続され、ゲートが反転入力端子１、非反
転入力端子２にそれぞれ接続されたＮチャネルＭＯＳト
ランジスタＱ１とＱ２は入力段の差動対を構成してお
り、ゲートとドレインが互いに接続されてＮチャネルＭ
ＯＳトランジスタＱ１のドレインに接続されソースが高
位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジ
スタＱ３と、ゲートがＰチャネルＭＯＳトランジスタＱ
３のゲートに共通接続されドレインがＮチャネルＭＯＳ
トランジスタＱ１のドレインに接続されソースが高位側
電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタ
Ｑ４とは、差動段の負荷部を構成し、トランジスタＱ
１、Ｑ２の共通接続されたエミッタにドレインを接続し
ソースを低位側電源に接続しゲートがバイアス電圧入力
端子３に接続されたＮチャネルＭＯＳトランジスタＱ５
は差動段の電流源部を構成している。
【００１７】また高位側電源ＶＤＤにソースが接続さ
れ、ゲートがトランジスタＱ２とＱ４の接続点に接続さ
れたＰチャネルＭＯＳトランジスタＱ６と、ドレインを
ＰチャネルＭＯＳトランジスタＱ６のドレインに接続す
ると共に、容量素子Ｃ１、Ｃ２からなる位相補償回路６
を介してトランジスタＱ６のゲートに接続しソースを低
位側電源（図ではＧＮＤ）に接続し、ゲートをバイアス
電圧入力端子３に接続したＮチャネルＭＯＳトランジス
タＱ７とは出力段部を構成し、トランジスタＱ６は出力
段の入力部を、トランジスタＱ７は出力段の電流源部を
構成しており、トランジスタＱ６、Ｑ７のドレインの接
続点を出力端子４に接続している。
れ、ゲートがトランジスタＱ２とＱ４の接続点に接続さ
れたＰチャネルＭＯＳトランジスタＱ６と、ドレインを
ＰチャネルＭＯＳトランジスタＱ６のドレインに接続す
ると共に、容量素子Ｃ１、Ｃ２からなる位相補償回路６
を介してトランジスタＱ６のゲートに接続しソースを低
位側電源（図ではＧＮＤ）に接続し、ゲートをバイアス
電圧入力端子３に接続したＮチャネルＭＯＳトランジス
タＱ７とは出力段部を構成し、トランジスタＱ６は出力
段の入力部を、トランジスタＱ７は出力段の電流源部を
構成しており、トランジスタＱ６、Ｑ７のドレインの接
続点を出力端子４に接続している。
【００１８】図１において、容量素子Ｃ１、Ｃ２は、上
部端子と下部端子とが相互に逆並列接続されている。
部端子と下部端子とが相互に逆並列接続されている。
【００１９】図２に、容量素子Ｃ１、Ｃ２としてＮウェ
ル容量素子を使用した場合の断面図及び接続に示す。図
２において、７、８は容量素子の端子であり、それぞれ
トランジスタＱ５のゲート５、端子４に接続される。９
はＮウェル容量のゲート、１０はＮ+拡散層、１１、１
２はそれぞれＮウェル層とＰ型サブストレートである。
図２に示すように、Ｎウェル容量素子Ｃ１の上部端子で
あるゲート９はＮウェル容量素子Ｃ１側の下部端子であ
るＮ+拡散層１０と共通に接続されて端子７に接続さ
れ、Ｎウェル容量素子Ｃ２の上部端子であるゲート９は
Ｎウェル容量素子Ｃ２側の下部端子であるＮ+拡散層１
０と共通に接続されて端子８に接続されている。
ル容量素子を使用した場合の断面図及び接続に示す。図
２において、７、８は容量素子の端子であり、それぞれ
トランジスタＱ５のゲート５、端子４に接続される。９
はＮウェル容量のゲート、１０はＮ+拡散層、１１、１
２はそれぞれＮウェル層とＰ型サブストレートである。
図２に示すように、Ｎウェル容量素子Ｃ１の上部端子で
あるゲート９はＮウェル容量素子Ｃ１側の下部端子であ
るＮ+拡散層１０と共通に接続されて端子７に接続さ
れ、Ｎウェル容量素子Ｃ２の上部端子であるゲート９は
Ｎウェル容量素子Ｃ２側の下部端子であるＮ+拡散層１
０と共通に接続されて端子８に接続されている。
【００２０】そして、図２に示すように接続されたＮウ
ェル容量素子のバイアス電圧依存性は、図３に示すよう
に、小さくなる。なお、図３において、Ｖ１、ＶＯＵＴ
は、図１のノード５、４の電圧を示し、Ｖ１−ＶＯＵＴ
は逆並列接続されたＣ１、Ｃ２の端子間電圧を示してい
る。
ェル容量素子のバイアス電圧依存性は、図３に示すよう
に、小さくなる。なお、図３において、Ｖ１、ＶＯＵＴ
は、図１のノード５、４の電圧を示し、Ｖ１−ＶＯＵＴ
は逆並列接続されたＣ１、Ｃ２の端子間電圧を示してい
る。
【００２１】すなわち、容量素子Ｃ１とＣ２は、相互に
逆並列接続されているため、一方の素子の容量値が小さ
くなっても、他方の素子の容量値が小さくならないため
であり、全バイアス電圧範囲でほぼ一定の容量値を確保
できる。
逆並列接続されているため、一方の素子の容量値が小さ
くなっても、他方の素子の容量値が小さくならないため
であり、全バイアス電圧範囲でほぼ一定の容量値を確保
できる。
【００２２】図４は、本発明の別の実施例を示す図であ
り、ＰチャネルＭＯＳトランジスタから成るゲート容量
素子で、図１の容量素子Ｃ１、Ｃ２を構成した場合の断
面及び接続を示す図である。ＰチャネルＭＯＳトランジ
スタから成るゲート容量素子でＣ１、Ｃ２を構成した場
合でも同様に容量値のバイアス電圧依存を小さくでき
る。１３、１４は容量素子の端子である。１５はＰ+拡
散層である。端子１３は、容量素子Ｃ２のＰ+拡散層、
Ｎ+拡散層及び容量素子Ｃ１のゲート９に接続され、端
子１４は、容量素子Ｃ１のＰ+拡散層、Ｎ+拡散層及び容
量素子Ｃ１のゲート９に接続されている。
り、ＰチャネルＭＯＳトランジスタから成るゲート容量
素子で、図１の容量素子Ｃ１、Ｃ２を構成した場合の断
面及び接続を示す図である。ＰチャネルＭＯＳトランジ
スタから成るゲート容量素子でＣ１、Ｃ２を構成した場
合でも同様に容量値のバイアス電圧依存を小さくでき
る。１３、１４は容量素子の端子である。１５はＰ+拡
散層である。端子１３は、容量素子Ｃ２のＰ+拡散層、
Ｎ+拡散層及び容量素子Ｃ１のゲート９に接続され、端
子１４は、容量素子Ｃ１のＰ+拡散層、Ｎ+拡散層及び容
量素子Ｃ１のゲート９に接続されている。
【００２３】
【発明の効果】以上説明したように本発明によれば、位
相補償のための容量素子をプロセスの追加工程なしに作
製でき、しかも、オペアンプの出力電圧範囲に制限を設
ける必要がないため、オペアンプのアプリケーション上
の自由度を向上するという効果を奏する。
相補償のための容量素子をプロセスの追加工程なしに作
製でき、しかも、オペアンプの出力電圧範囲に制限を設
ける必要がないため、オペアンプのアプリケーション上
の自由度を向上するという効果を奏する。
【図１】本発明の一実施例を示す回路構成を示す図であ
る。
る。
【図２】本発明の一実施例におけるＮウェル容量素子の
断面及び接続を示す図である。
断面及び接続を示す図である。
【図３】図２のＮウェル容量素子のバイアス電圧依存特
性を示す図である。
性を示す図である。
【図４】本発明の他の実施例における容量素子の断面及
び接続を示す図である。
び接続を示す図である。
【図５】従来技術の回路構成を示す図である。
【図６】Ｎウェル容量素子の断面を示す図である。
【図７】Ｐチャネルトランジスタによるゲート容量素子
の断面を示す図である。
の断面を示す図である。
【図８】図６のＮウェル容量素子のバイアス電圧依存特
性を示す図である。
性を示す図である。
Ｃ１、Ｃ２ 位相補償容量素子 Ｑ１〜Ｑ７ ＭＯＳトランジスタ １ 反転入力端子 ２ 非反転入力端子 ３ バイアス電圧入力端子 ４ 出力端子 ５ トランジスタＱ６のゲート端子 ６ 位相補償容量 ７、８ Ｎウェル容量素子の端子 ９ Ｎウェル容量素子のゲート １０ Ｎ+拡散層 １１ Ｎウェル層 １２ Ｐ型サブストレート １３、１４ Ｐチャネルトランジスタによるゲート容量
素子の端子 １５ Ｐ+拡散層 １６ Ｎウェル容量素子の上部端子 １７ Ｎウェル容量端子の下部端子 １８ Ｐチャネルトランジスタによるゲート容量素子の
上部端子 １９ Ｐチャネルトランジスタによるゲート容量素子の
下部端子
素子の端子 １５ Ｐ+拡散層 １６ Ｎウェル容量素子の上部端子 １７ Ｎウェル容量端子の下部端子 １８ Ｐチャネルトランジスタによるゲート容量素子の
上部端子 １９ Ｐチャネルトランジスタによるゲート容量素子の
下部端子
Claims (4)
- 【請求項１】ＣＭＯＳオペアンプの位相補償回路におい
て、２つのＮウェル容量素子の上部端子と下部端子を相
互に逆並列接続した容量を有する、ことを特徴とするＣ
ＭＯＳオペアンプ。 - 【請求項２】ＣＭＯＳオペアンプの位相補償回路におい
て、２つのＰチャネルトランジスタから成るゲート容量
素子の上部端子と下部端子を相互に逆並列接続した容量
を有する、ことを特徴とするＣＭＯＳオペアンプ。 - 【請求項３】第１導電型のＭＯＳトランジスタからなる
入力段の差動対、該差動対の電流源及び負荷素子を含む
入力段の差動増幅回路と、前記差動増幅回路からの出力
をゲート入力とし、ドレインを出力端子に接続した第２
導電型のＭＯＳトランジスタ及び前記第２導電型のＭＯ
Ｓトランジスタの電流源を含む出力段とを備え、 前記第２導電型のＭＯＳトランジスタのゲートとドレイ
ン間に、位相補償用回路として、上部端子と下部端子を
相互に逆並列接続した２つのＮウェル容量素子を備えた
ＣＭＯＳオペアンプを含む、ことを特徴とする半導体装
置。 - 【請求項４】前記２つのＮウェル容量素子が、一方の容
量素子のゲートと他方の容量素子の拡散層とを共通に一
の端子に接続し、 前記他方の容量素子のゲートを前記一方の容量素子の拡
散層とを共通に他の端子に接続することにより、逆並列
接続してなることを特徴とする請求項３記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087436A JPH10270957A (ja) | 1997-03-21 | 1997-03-21 | Ｃｍｏｓオペアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087436A JPH10270957A (ja) | 1997-03-21 | 1997-03-21 | Ｃｍｏｓオペアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270957A true JPH10270957A (ja) | 1998-10-09 |
Family
ID=13914826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9087436A Pending JPH10270957A (ja) | 1997-03-21 | 1997-03-21 | Ｃｍｏｓオペアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270957A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-03-21 JP JP9087436A patent/JPH10270957A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000808 |