JPH04127565A - 抵抗素子を有する半導体装置 - Google Patents
抵抗素子を有する半導体装置Info
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- JPH04127565A JPH04127565A JP2249095A JP24909590A JPH04127565A JP H04127565 A JPH04127565 A JP H04127565A JP 2249095 A JP2249095 A JP 2249095A JP 24909590 A JP24909590 A JP 24909590A JP H04127565 A JPH04127565 A JP H04127565A
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- 229910052710 silicon Inorganic materials 0.000 abstract description 7
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に抵抗素子の抵抗値の導
電型濃度依存を少なくした半導体装置に関する。
電型濃度依存を少なくした半導体装置に関する。
従来、半導体装置に抵抗素子を形成する場合、次のよう
な構造が用いられている。
な構造が用いられている。
第１の構造は、第４図（ａ）に示すように半導体基板、
例えばｎ型シリコン基板ｌに形成されたｐ型拡散層３の
拡散抵抗を利用するものである。
例えばｎ型シリコン基板ｌに形成されたｐ型拡散層３の
拡散抵抗を利用するものである。
すなわち、このｐ型拡散Ｎ３の離れた位置にそれぞれｐ
゛型型数散層８形成し、これらｐ゛型型数散層８配線層
１０を接続し、これら配線層１ｏ間に抵抗値が得られる
。なお、４はフィールド酸化膜、９は層間絶縁膜である
。
゛型型数散層８形成し、これらｐ゛型型数散層８配線層
１０を接続し、これら配線層１ｏ間に抵抗値が得られる
。なお、４はフィールド酸化膜、９は層間絶縁膜である
。
第２の構造は、第５図（ａ）に示すように、ｎ型シリコ
ン基板１に形成したＰウェル２に構成したｎチャネルＭ
ＯＳトランジスタのチャネル頭載の抵抗を利用するもの
である。すなわち、ｐウェル３にｎ１型ソース・ドレイ
ン領域７を形成し、かつゲート絶縁膜６を介してゲート
電極５を形成している。この場合、ゲート電極５にはｎ
チャネルＭＯＳトランジスタが導通する電位（通常ＶＤ
Ｄ）が印加され、ソース・ドレイン領域７に接続される
配線１０間に抵抗が得られる。
ン基板１に形成したＰウェル２に構成したｎチャネルＭ
ＯＳトランジスタのチャネル頭載の抵抗を利用するもの
である。すなわち、ｐウェル３にｎ１型ソース・ドレイ
ン領域７を形成し、かつゲート絶縁膜６を介してゲート
電極５を形成している。この場合、ゲート電極５にはｎ
チャネルＭＯＳトランジスタが導通する電位（通常ＶＤ
Ｄ）が印加され、ソース・ドレイン領域７に接続される
配線１０間に抵抗が得られる。
さらに、図示は省略するが、第３の構造として、ＭＯＳ
）ランジスタのゲート電極に用いられるｎ型またはｐ型
のポリシリコン層の抵抗を利用するものがある。
）ランジスタのゲート電極に用いられるｎ型またはｐ型
のポリシリコン層の抵抗を利用するものがある。
しかしながら、第４図（ａ）に示した第１の構造では、
ｐウェル３の表面濃度のばらつきにより、その表面濃度
が高（なるとｐウェル拡散抵抗値が下がる傾向がある。
ｐウェル３の表面濃度のばらつきにより、その表面濃度
が高（なるとｐウェル拡散抵抗値が下がる傾向がある。
この様子を第４図（ｂ）に示す。
また、第５図（ａ）に示した第２の構造では、ｐウェル
２の表面濃度のばらつきがｎチャネル間Ｏ３）ランジス
タのスレッショルド電圧のばらつきにつながる。すなわ
ち、ｐウェルの表面濃度が高くなると、ｎチャネル間Ｏ
３）ランジスタのスレッショルド電圧が高くなり、これ
によりチャネル抵抗も高くなる傾向がある。この様子を
第５図（ｂ）に示す。
２の表面濃度のばらつきがｎチャネル間Ｏ３）ランジス
タのスレッショルド電圧のばらつきにつながる。すなわ
ち、ｐウェルの表面濃度が高くなると、ｎチャネル間Ｏ
３）ランジスタのスレッショルド電圧が高くなり、これ
によりチャネル抵抗も高くなる傾向がある。この様子を
第５図（ｂ）に示す。
さらに、第３の構造では、ポリシリコン層の導電型を決
めるイオン注入や拡散条件のばらつきが抵抗値の変動に
つながる。また、ポリシリコンを用いた抵抗層で数キロ
オーム−数十キロオームの高い抵抗値を得ようとすると
、チップ上に非常に広い領域を必要とするという問題が
ある。
めるイオン注入や拡散条件のばらつきが抵抗値の変動に
つながる。また、ポリシリコンを用いた抵抗層で数キロ
オーム−数十キロオームの高い抵抗値を得ようとすると
、チップ上に非常に広い領域を必要とするという問題が
ある。
本発明の目的は、不純物の濃度に依存することなく安定
した抵抗値の抵抗素子を構成することができる半導体装
置を提供することにある。
した抵抗値の抵抗素子を構成することができる半導体装
置を提供することにある。
〔課題を解決するための手段］
本発明の半導体装置は、第１導電型の半導体基板に形成
された第２導電型の第１のウェルおよび第２のウェルと
、第１のウェルに形成され、そのゲートにスレッショル
ド電圧以上の電位が印加された電界効果トランジスタと
、第２のウェルに形成された拡散抵抗とを備え、前記電
界効果トランジスタのソースまたはドレインのいずれか
と拡散抵抗の一端とを直列に接続して抵抗素子を構成し
ている。
された第２導電型の第１のウェルおよび第２のウェルと
、第１のウェルに形成され、そのゲートにスレッショル
ド電圧以上の電位が印加された電界効果トランジスタと
、第２のウェルに形成された拡散抵抗とを備え、前記電
界効果トランジスタのソースまたはドレインのいずれか
と拡散抵抗の一端とを直列に接続して抵抗素子を構成し
ている。
この場合、第１のウェルと第２のウェルは同一工程で形
成され、その表面濃度が等しく形成される。
成され、その表面濃度が等しく形成される。
本発明によれば、第１のウェルに形成した電界効果トラ
ンジスタの抵抗値と、第２のウェルに形成した拡散抵抗
の抵抗値とは、各ウェルの表面濃度に対してそれぞれ相
補的な特性であるため、これらを直列接続した合成抵抗
値は、表面濃度の変化に対して変動の少ない安定した値
となる。
ンジスタの抵抗値と、第２のウェルに形成した拡散抵抗
の抵抗値とは、各ウェルの表面濃度に対してそれぞれ相
補的な特性であるため、これらを直列接続した合成抵抗
値は、表面濃度の変化に対して変動の少ない安定した値
となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の半導体装置の断面図である
。ｎ型シリコン基板ｌには、フィールド酸化膜４で分離
された領域に、イオン注入または熱拡散等の方法でｐウ
ェル２，３をそれぞれ形成する。ｐウェル２はｎチャネ
ルＭＯＳトランジスタを形成するために、Ｐウェル３は
抵抗層として用いられるためにそれぞれ形成されており
、両者は同一工程で形成され、深さ、１度は同じである
。
。ｎ型シリコン基板ｌには、フィールド酸化膜４で分離
された領域に、イオン注入または熱拡散等の方法でｐウ
ェル２，３をそれぞれ形成する。ｐウェル２はｎチャネ
ルＭＯＳトランジスタを形成するために、Ｐウェル３は
抵抗層として用いられるためにそれぞれ形成されており
、両者は同一工程で形成され、深さ、１度は同じである
。
前記ｐウェル２には、ｎチャネル間Ｏ３）−ｙンジスタ
のソース・ドレインとなるｎ１型拡散層７を形成し、そ
の上にゲート絶縁膜６およびゲート電極５が形成される
。また、ｐウェル３には、ｐウェル拡散抵抗の取出し口
としてｐ１型の拡散層８が形成されている。そして、層
間絶縁膜９を形成し、コンタクトホールを開設した上で
、前記ソース・ドレイン領域７．Ｐ“型拡散層８にそれ
ぞれ配線１０を接続する。このとき、ソース、ドレイン
領域７のいずれか一方とｐ゛型高濃度拡散層８を配線層
１０で直列接続している。
のソース・ドレインとなるｎ１型拡散層７を形成し、そ
の上にゲート絶縁膜６およびゲート電極５が形成される
。また、ｐウェル３には、ｐウェル拡散抵抗の取出し口
としてｐ１型の拡散層８が形成されている。そして、層
間絶縁膜９を形成し、コンタクトホールを開設した上で
、前記ソース・ドレイン領域７．Ｐ“型拡散層８にそれ
ぞれ配線１０を接続する。このとき、ソース、ドレイン
領域７のいずれか一方とｐ゛型高濃度拡散層８を配線層
１０で直列接続している。
なお、これらの構造は、周知のＣＭＯＳシリコンゲート
プロセスで得ることができる。
プロセスで得ることができる。
このように構成された半導体装置は、ｐウェル２に構成
されたｎチャネル間Ｏ３）ランジスタのゲート電極５は
このトランジスタが常時オンになる電位（ｉｉｉ常■。
されたｎチャネル間Ｏ３）ランジスタのゲート電極５は
このトランジスタが常時オンになる電位（ｉｉｉ常■。
Ｄ）に固定している。
第２図に第１図の等価回路を示す。
したがって、このようにｎチャネルＭＯＳトランジスタ
による抵抗素子と、拡散抵抗による抵抗素子を直列接続
した抵抗値の特性は、第４図（ｂ）の特性と、第５図（
ｂ）の特性を合成した抵抗値となる。すなわち、ｐウェ
ル３に形成された拡散抵抗は、第４図（ｂ）のように、
ｐウェル３の表面濃度の増加に伴い減少する。また、ｐ
ウェル２に形成されたｎチャネルＭＯ３）ランジスタの
チャネル抵抗は、第５図（ｂ）のように、ｐウェル２の
表面濃度に比例して増加する。つまり、各抵抗の抵抗値
はｐウェル２．３の表面濃度に対して相補的な特性であ
る。
による抵抗素子と、拡散抵抗による抵抗素子を直列接続
した抵抗値の特性は、第４図（ｂ）の特性と、第５図（
ｂ）の特性を合成した抵抗値となる。すなわち、ｐウェ
ル３に形成された拡散抵抗は、第４図（ｂ）のように、
ｐウェル３の表面濃度の増加に伴い減少する。また、ｐ
ウェル２に形成されたｎチャネルＭＯ３）ランジスタの
チャネル抵抗は、第５図（ｂ）のように、ｐウェル２の
表面濃度に比例して増加する。つまり、各抵抗の抵抗値
はｐウェル２．３の表面濃度に対して相補的な特性であ
る。
したがって、これらの特性を合成した第１図の構成の抵
抗素子の抵抗値は、第３図に実線で示すように、ｐウェ
ル２．３の表面濃度の変化に対して抵抗値の変動が少な
い特性となり、安定した抵抗値の抵抗素子を得ることが
できる。
抗素子の抵抗値は、第３図に実線で示すように、ｐウェ
ル２．３の表面濃度の変化に対して抵抗値の変動が少な
い特性となり、安定した抵抗値の抵抗素子を得ることが
できる。
なお、この実施例では、ｎ型シリコン基板にｐウェルを
形成した例を述べたが、逆導電型で実現可能であること
は言うまでもない。
形成した例を述べたが、逆導電型で実現可能であること
は言うまでもない。
以上説明したように本発明は、半導体基板に形成した第
１のウェルに構成した電界効果トランジスタの抵抗値と
、同様の第２のウェルに構成した拡散抵抗の抵抗値とは
、各ウェルの表面濃度に対してそれぞれ相補的な特性で
あるため、これらを直列接続した合成抵抗値は、表面濃
度の変化に対して変動の少ない安定した値となり、これ
により抵抗値の変動の少ない抵抗素子を備える半導体装
置を容易に構成することが可能となる。
１のウェルに構成した電界効果トランジスタの抵抗値と
、同様の第２のウェルに構成した拡散抵抗の抵抗値とは
、各ウェルの表面濃度に対してそれぞれ相補的な特性で
あるため、これらを直列接続した合成抵抗値は、表面濃
度の変化に対して変動の少ない安定した値となり、これ
により抵抗値の変動の少ない抵抗素子を備える半導体装
置を容易に構成することが可能となる。
第１図は本発明の一実施例の断面図、第２図は第１図の
等価回路図、第３図は第１図の構成の抵抗値の特性図、
第４図は従来の第１の構造を示し、同図（ａ）は断面図
、同図（ｂ）は抵抗値の特性図、第５図は従来の第２の
構造を示し、同図（ａ）は断面図、同図（ｂ）は抵抗値
の特性図である。 １・・・ｎ型シリコン基板、２，３・・・ｐウェル、４
・・・フィールド酸化膜、５・・・ゲート電極、６・・
・ゲート絶縁膜、７・・・ソース・ドレイン領域（ｎ”
型拡散領域）、８・・・ｐ゛型型数散層９・・・層間絶
縁膜、第 ■ 図 第２ 図 第３ 図 Ｐ九ノ４面遍庭 慣− 第４ 図 （ａ） （ｂ） 第５ 図 （ａ） （ｂ） Ｖ）） Ｐダｒ、ルノ−菫爲ジΔＬ
等価回路図、第３図は第１図の構成の抵抗値の特性図、
第４図は従来の第１の構造を示し、同図（ａ）は断面図
、同図（ｂ）は抵抗値の特性図、第５図は従来の第２の
構造を示し、同図（ａ）は断面図、同図（ｂ）は抵抗値
の特性図である。 １・・・ｎ型シリコン基板、２，３・・・ｐウェル、４
・・・フィールド酸化膜、５・・・ゲート電極、６・・
・ゲート絶縁膜、７・・・ソース・ドレイン領域（ｎ”
型拡散領域）、８・・・ｐ゛型型数散層９・・・層間絶
縁膜、第 ■ 図 第２ 図 第３ 図 Ｐ九ノ４面遍庭 慣− 第４ 図 （ａ） （ｂ） 第５ 図 （ａ） （ｂ） Ｖ）） Ｐダｒ、ルノ−菫爲ジΔＬ
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板に形成された第２導電型の
第１のウェルおよび第２のウェルと、前記第１のウェル
に形成され、そのゲートにスレッショルド電圧以上の電
位が印加された電界効果トランジスタと、第２のウェル
に形成された拡散抵抗とを備え、前記電界効果トランジ
スタのソースまたはドレインのいずれかと前記拡散抵抗
の一端とを直列に接続したことを特徴とする抵抗素子を
有する半導体装置。 ２、第１のウェルと第２のウェルは同一工程で形成され
、その表面濃度が等しく形成されてなる特許請求の範囲
第１項記載の抵抗素子を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249095A JP2956181B2 (ja) | 1990-09-19 | 1990-09-19 | 抵抗素子を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249095A JP2956181B2 (ja) | 1990-09-19 | 1990-09-19 | 抵抗素子を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127565A true JPH04127565A (ja) | 1992-04-28 |
| JP2956181B2 JP2956181B2 (ja) | 1999-10-04 |
Family
ID=17187904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249095A Expired - Lifetime JP2956181B2 (ja) | 1990-09-19 | 1990-09-19 | 抵抗素子を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956181B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1316568C (zh) * | 2002-10-31 | 2007-05-16 | 富士通株式会社 | 制造半导体器件的方法 |
| JP2010272803A (ja) * | 2009-05-25 | 2010-12-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN111628002A (zh) * | 2020-06-08 | 2020-09-04 | 无锡光磊电子科技有限公司 | 一种mos管 |
-
1990
- 1990-09-19 JP JP2249095A patent/JP2956181B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1316568C (zh) * | 2002-10-31 | 2007-05-16 | 富士通株式会社 | 制造半导体器件的方法 |
| JP2010272803A (ja) * | 2009-05-25 | 2010-12-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN111628002A (zh) * | 2020-06-08 | 2020-09-04 | 无锡光磊电子科技有限公司 | 一种mos管 |
| CN111628002B (zh) * | 2020-06-08 | 2023-05-23 | 无锡光磊电子科技有限公司 | 一种mos管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956181B2 (ja) | 1999-10-04 |
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